FPGA打包算法的研究与优化
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 符号对照表 | 第9-10页 |
| 缩略语对照表 | 第10-13页 |
| 第一章 绪论 | 第13-21页 |
| 1.1 FPGA研究背景 | 第13-14页 |
| 1.2 国内外研究现状 | 第14-16页 |
| 1.3 研究的意义 | 第16-18页 |
| 1.4 本文主要内容 | 第18-21页 |
| 第二章 FPGA及EDA软件 | 第21-33页 |
| 2.1 FPGA芯片的介绍 | 第21-28页 |
| 2.1.1 FPGA芯片的生产工艺 | 第22-24页 |
| 2.1.2 FPGA芯片的内部组成 | 第24-28页 |
| 2.2 EDA软件介绍 | 第28-32页 |
| 2.2.1 EDA软件简介 | 第28-29页 |
| 2.2.2 EDA工具流程 | 第29-32页 |
| 2.3 本章小结 | 第32-33页 |
| 第三章 相关打包算法介绍 | 第33-43页 |
| 3.1 V_pack打包算法 | 第34-38页 |
| 3.1.1 V_pack打包算法起源 | 第34页 |
| 3.1.2 V_pack打包算法实现 | 第34-37页 |
| 3.1.3 V_pack打包算法总结 | 第37-38页 |
| 3.2 T_V_pack装箱算法 | 第38-41页 |
| 3.2.1 T_V_pack打包算法起源 | 第38页 |
| 3.2.2 T_V_pack打包算法实现 | 第38-40页 |
| 3.2.3 T_V_pack打包算法总结 | 第40-41页 |
| 3.3 本章小结 | 第41-43页 |
| 第四章 基于电路时延与电路面积的打包算法 | 第43-53页 |
| 4.1 逻辑线网的初始化 | 第44-45页 |
| 4.2 BLE的选取Seed阶段 | 第45-50页 |
| 4.3 CLB的填充实现 | 第50-51页 |
| 4.4 本章小结 | 第51-53页 |
| 第五章 实验仿真与结果分析 | 第53-61页 |
| 5.1 时延仿真流程 | 第53-54页 |
| 5.2 打包的输入输出文件说明 | 第54-57页 |
| 5.2.1 FPGA芯片设备数据库文件 | 第54-55页 |
| 5.2.2 打包的输入文件 | 第55-56页 |
| 5.2.3 打包的输出文件 | 第56-57页 |
| 5.3 实验仿真 | 第57-60页 |
| 5.3.1 实验仿真的测试电路 | 第57-58页 |
| 5.3.2 实验仿真结果 | 第58-59页 |
| 5.3.3 实验结果分析 | 第59-60页 |
| 5.4 本章小结 | 第60-61页 |
| 第六章 总结和展望 | 第61-63页 |
| 6.1 工作总结 | 第61-62页 |
| 6.2 未来工作 | 第62-63页 |
| 参考文献 | 第63-67页 |
| 致谢 | 第67-69页 |
| 作者简介 | 第69-70页 |
