异构众核体系结构Cache功耗和性能优化关键技术研究
摘要 | 第1-12页 |
ABSTRACT | 第12-14页 |
第一章 绪论 | 第14-38页 |
·课题背景 | 第14-18页 |
·存储墙问题 | 第15页 |
·功耗墙问题 | 第15-17页 |
·众核和异构的发展趋势 | 第17-18页 |
·相关研究 | 第18-31页 |
·Cache功耗问题 | 第18-24页 |
·CPU Cache性能优化 | 第24-27页 |
·GPGPU存储性能优化 | 第27-30页 |
·异构众核融合体系结构的研究 | 第30-31页 |
·课题研究内容 | 第31-33页 |
·Cache功耗优化 | 第31-32页 |
·Cache性能优化 | 第32-33页 |
·本文的工作与创新 | 第33-35页 |
·论文结构 | 第35-38页 |
第二章 面向低功耗的Cache路划分方法 | 第38-50页 |
·背景和研究动机 | 第38-41页 |
·基于程序存储区的Cache路划分方法 | 第41-44页 |
·基于程序存储区的Cache分区 | 第41-42页 |
·基于程序存储区的路划分方法 | 第42-44页 |
·实验结果和分析 | 第44-49页 |
·模拟环境 | 第44-45页 |
·性能分析 | 第45-46页 |
·能耗分析 | 第46-48页 |
·路划分策略分析 | 第48-49页 |
·小结 | 第49-50页 |
第三章 消除标识检查的Cache功耗优化方法 | 第50-76页 |
·研究动机 | 第50-53页 |
·消除标识检查的Cache设计 | 第53-61页 |
·CWR结构设计 | 第53-54页 |
·TCE在流水线中的基本设计 | 第54-55页 |
·TCE工作流程 | 第55-56页 |
·一致性和准确性 | 第56页 |
·Cache对TCE直接访问的支持 | 第56-57页 |
·基本TCE设计下的CWR命中率 | 第57-59页 |
·优化策略 | 第59-61页 |
·能耗模型和仿真环境 | 第61-64页 |
·能耗模型 | 第61-63页 |
·系统配置 | 第63-64页 |
·实验结果和分析 | 第64-74页 |
·TCE性能分析 | 第64-68页 |
·能耗分析 | 第68-69页 |
·功耗和性能对比分析 | 第69-72页 |
·灵敏度分析 | 第72-73页 |
·ARM指令集实验 | 第73-74页 |
·小结 | 第74-76页 |
第四章 众核体系结构Cache动态分配方法 | 第76-94页 |
·背景和研究动机 | 第76-83页 |
·GPGPU体系结构 | 第76-77页 |
·GPGPU编程模型 | 第77-78页 |
·研究动机 | 第78-83页 |
·SCA的基本算法和设计 | 第83-87页 |
·重用信息收集 | 第85-86页 |
·Cache概率分配方法 | 第86-87页 |
·基于反馈的优化 | 第87页 |
·实验结果和分析 | 第87-92页 |
·实验配置 | 第87-88页 |
·性能和分析 | 第88-92页 |
·小结 | 第92-94页 |
第五章 面向Cache性能的众核处理器并发度分配 | 第94-120页 |
·研究动机 | 第94-98页 |
·Cache静态分配 | 第94-96页 |
·静态Warp划分 | 第96-98页 |
·访存模式和局部性 | 第98-101页 |
·访存模式 | 第98-101页 |
·Cache和并发线程的分配 | 第101-107页 |
·设计概览 | 第102-103页 |
·访问模式识别 | 第103-104页 |
·局部性探测 | 第104-105页 |
·数据足迹估计 | 第105页 |
·确定缓存Warp的数量 | 第105-106页 |
·确定运行Warp的数量 | 第106-107页 |
·实验结果和分析 | 第107-119页 |
·实验方法 | 第107-108页 |
·程序中的访问模式 | 第108-109页 |
·设计因素分析 | 第109-114页 |
·动态CCA性能和分析 | 第114-118页 |
·Cache失效率 | 第118-119页 |
·小结 | 第119-120页 |
第六章 结束语 | 第120-124页 |
·工作总结 | 第120-122页 |
·未来研究方向 | 第122-124页 |
致谢 | 第124-126页 |
参考文献 | 第126-142页 |
作者在学期间取得的学术成果 | 第142-144页 |
附录A 缩略语与符号列表 | 第144页 |