| 摘要 | 第1-6页 |
| ABSTRACT | 第6-10页 |
| 第一章 绪论 | 第10-16页 |
| ·DMB-T系统简介 | 第10-12页 |
| ·差错控制技术 | 第12-13页 |
| ·信道编码理论及其发展 | 第12-13页 |
| ·LDPC码的发展 | 第13页 |
| ·FPGA设计方法介绍 | 第13-15页 |
| ·设计目标和论文组织 | 第15-16页 |
| 第二章 LDPC码基本原理 | 第16-24页 |
| ·LDPC码的定义 | 第16-17页 |
| ·LDPC码TANNER图表示 | 第17-18页 |
| ·LDPC码的译码算法 | 第18-24页 |
| ·古典译码方案 | 第18-19页 |
| ·现代译码方案 | 第19-24页 |
| 第三章 DMB-T系统中采用的LDPC码 | 第24-34页 |
| ·具有循环特性的线性分组码 | 第24-28页 |
| ·循环码的概念和性质 | 第24-25页 |
| ·准循环码的特点 | 第25-27页 |
| ·准循环LDPC码 | 第27-28页 |
| ·DMB-T系统中采用的LDPC码 | 第28-34页 |
| 第四章 DMB-T系统中LDPC码译码算法研究及性能仿真 | 第34-49页 |
| ·利于硬件实现的译码算法研究 | 第34-36页 |
| ·最小和算法介绍 | 第34-35页 |
| ·修正最小和算法 | 第35-36页 |
| ·DMB-T系统多码率LDPC译码算法性能仿真 | 第36-49页 |
| ·LDPC译码算法流程 | 第36页 |
| ·多码率LDPC码浮点性能仿真 | 第36-44页 |
| ·最大迭代次数的确定与性能比较 | 第44-45页 |
| ·多码率LDPC量化方案的选取工作 | 第45-49页 |
| 第五章 DMB-T系统中LDPC译码器的硬件设计与实现 | 第49-74页 |
| ·LDPC译码器设计结构 | 第49-67页 |
| ·整体结构设计 | 第52-54页 |
| ·输入模块 | 第54-57页 |
| ·校验节点更新模块 | 第57-59页 |
| ·变量节点更新模块 | 第59-61页 |
| ·存储器模块 | 第61-62页 |
| ·判决输出模块 | 第62-64页 |
| ·多码率架构设计 | 第64-67页 |
| ·LDPC译码器的FPGA实现及测试 | 第67-74页 |
| ·FPGA芯片介绍 | 第67-68页 |
| ·译码器的编译及仿真方法 | 第68-71页 |
| ·多码率硬件平台搭建及测试 | 第71-74页 |
| 第六章 总结 | 第74-75页 |
| 参考文献 | 第75-77页 |
| 致谢 | 第77-78页 |
| 作者攻读学位期间发表的学术论文目录 | 第78页 |