准循环LDPC码译码器算法研究与实现
| 摘要 | 第1-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 绪论 | 第10-15页 |
| ·纠错编码发展历程 | 第10-11页 |
| ·LDPC 码研究现状 | 第11-13页 |
| ·本文的研究背景及主要内容 | 第13-15页 |
| 第二章 LDPC 码的译码算法 | 第15-25页 |
| ·LDPC 码的表征 | 第15-16页 |
| ·LDPC 码的校验矩阵表征 | 第15页 |
| ·LDPC 码的Tanner 图表征 | 第15-16页 |
| ·LDPC 码的经典译码算法 | 第16-22页 |
| ·比特翻转算法 | 第17-18页 |
| ·BP 译码算法 | 第18-19页 |
| ·Log-BP 译码算法 | 第19-20页 |
| ·最小和算法及归一化最小和算法 | 第20-21页 |
| ·译码算法对比分析 | 第21-22页 |
| ·联合判决迭代停止准则 | 第22-24页 |
| ·本章小结 | 第24-25页 |
| 第三章 准循环LDPC 码译码算法研究 | 第25-31页 |
| ·准循环LDPC 码结构分析 | 第25-26页 |
| ·基于校验节点的串行译码算法 | 第26-28页 |
| ·基于校验节点的串行消息传递机制 | 第26-27页 |
| ·基于校验节点的分组串行译码算法 | 第27-28页 |
| ·准循环LDPC 码的分组串行译码算法 | 第28-30页 |
| ·本章小结 | 第30-31页 |
| 第四章 准循环LDPC 码译码器设计 | 第31-45页 |
| ·设计参数的选择 | 第31-34页 |
| ·归一化因子的确定 | 第31-33页 |
| ·量化位数的选择 | 第33-34页 |
| ·分组内部串行准循环LDPC 码译码器设计 | 第34-39页 |
| ·译码器总体结构 | 第34-35页 |
| ·译码器主要功能模块设计 | 第35-39页 |
| ·分组内部并行准循环LDPC 码译码器设计 | 第39-44页 |
| ·译码器总体结构 | 第39-40页 |
| ·译码器主要功能模块设计 | 第40-44页 |
| ·本章小结 | 第44-45页 |
| 第五章 准循环LDPC 码译码器的FPGA 实现 | 第45-55页 |
| ·FPGA 简介 | 第45-48页 |
| ·FPGA 基本架构 | 第45-46页 |
| ·FPGA 开发流程 | 第46-48页 |
| ·译码器设计的软硬件平台 | 第48-50页 |
| ·软件工具 | 第48-49页 |
| ·硬件平台 | 第49-50页 |
| ·译码器综合和时序仿真 | 第50-54页 |
| ·时序仿真 | 第50-51页 |
| ·仿真结果分析 | 第51-53页 |
| ·资源占用和时钟频率 | 第53-54页 |
| ·本章小结 | 第54-55页 |
| 结束语 | 第55-56页 |
| 致谢 | 第56-57页 |
| 参考文献 | 第57-60页 |
| 作者在学期间取得的学术成果 | 第60页 |
