| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第11-15页 |
| 1.1 通信系统信道编码技术 | 第11-12页 |
| 1.2 LDPC码的发展与研究现状 | 第12-13页 |
| 1.3 本文研究内容与结构安排 | 第13-15页 |
| 第2章 LDPC码编解码原理 | 第15-33页 |
| 2.1 线性分组码 | 第15页 |
| 2.2 LDPC码简介 | 第15-17页 |
| 2.2.1 LDPC码的定义 | 第15-16页 |
| 2.2.2 LDPC码的Tanner图表示 | 第16-17页 |
| 2.3 QC-LDPC码 | 第17-18页 |
| 2.4 LDPC编码算法 | 第18-22页 |
| 2.4.1 全下三角式编码算法 | 第18-19页 |
| 2.4.2 RU编码算法 | 第19-22页 |
| 2.5 LDPC码的译码 | 第22-29页 |
| 2.5.1 置信传播译码算法 | 第22-26页 |
| 2.5.2 对数域置信传播译码算法 | 第26-27页 |
| 2.5.3 最小和算法与修正最小和算法 | 第27-29页 |
| 2.6 算法仿真与结果分析 | 第29-32页 |
| 2.6.1 BP与MSA算法比较 | 第30页 |
| 2.6.2 NMSA算法性能及其归一化参数的选取 | 第30-32页 |
| 2.7 本章小结 | 第32-33页 |
| 第3章 QC-LDPC分层算法及两种改进算法 | 第33-43页 |
| 3.1 QC-LDPC分层译码算法 | 第33-35页 |
| 3.2 列重为1变量错误修正算法 | 第35-38页 |
| 3.2.1 门限现象与迭代终止准则 | 第35页 |
| 3.2.2 错误码元统计分布和列重关系 | 第35-37页 |
| 3.2.3 修正（1120,840）QC-LDPC列重为1变量错误 | 第37-38页 |
| 3.3 加入新消息的分层译码算法 | 第38-41页 |
| 3.3.1 串行译码与分层译码 | 第38-39页 |
| 3.3.2 加快层间信息传递的NALA算法 | 第39-41页 |
| 3.4 本章总结 | 第41-43页 |
| 第4章 基于分层译码算法的QC-LDPC译码器RTL设计 | 第43-57页 |
| 4.1 QC-LDPC译码器设计方案 | 第43-46页 |
| 4.1.1 分层译码器基本结构 | 第43-44页 |
| 4.1.2 译码算法定点化方案 | 第44-45页 |
| 4.1.3 QC-LDPC译码器整体结构 | 第45-46页 |
| 4.2 QC-LDPC译码器子模块的设计 | 第46-55页 |
| 4.2.1 输入缓存模块 | 第46-47页 |
| 4.2.2 校验更新模块 | 第47-50页 |
| 4.2.3 校验节点更新信息存储模块 | 第50-51页 |
| 4.2.4 变量概率存储模块 | 第51-52页 |
| 4.2.5 校验更新输入输出模块 | 第52-54页 |
| 4.2.6 输出缓存模块 | 第54-55页 |
| 4.3 本章总结 | 第55-57页 |
| 第5章 QC-LDPC分层译码器的FPGA实现 | 第57-69页 |
| 5.1 FPGA设计流程 | 第57-59页 |
| 5.2 设计、综合与实现 | 第59-67页 |
| 5.2.1 存储单元设计 | 第59-61页 |
| 5.2.2 校验更新模块的综合 | 第61-62页 |
| 5.2.3 译码器综合与实现结果 | 第62-67页 |
| 5.3 本章总结 | 第67-69页 |
| 第6章 总结与展望 | 第69-71页 |
| 6.1 工作总结 | 第69页 |
| 6.2 工作展望 | 第69-71页 |
| 参考文献 | 第71-75页 |
| 致谢 | 第75-77页 |
| 攻读硕士学位期间发表论文和参与项目 | 第77页 |