| 中文摘要 | 第3-4页 |
| 英文摘要 | 第4-5页 |
| 1 绪论 | 第8-12页 |
| 1.1 研究背景与意义 | 第8页 |
| 1.2 国内外研究现状 | 第8-9页 |
| 1.3 论文的主要工作和结构 | 第9-12页 |
| 1.3.1 论文主要工作 | 第9页 |
| 1.3.2 论文结构 | 第9-12页 |
| 2 JESD204B协议的分析与研究 | 第12-24页 |
| 2.1 JESD204B协议介绍 | 第12-14页 |
| 2.1.1 JESD204 | 第12页 |
| 2.1.2 JESD204A | 第12-13页 |
| 2.1.3 JESD204B | 第13-14页 |
| 2.2 JESD204B协议分析 | 第14-22页 |
| 2.2.1 数据链路层 | 第14页 |
| 2.2.2 码组同步 | 第14-16页 |
| 2.2.3 对齐字符插入 | 第16-18页 |
| 2.2.4 初始化通道对齐 | 第18-20页 |
| 2.2.5 确定性延迟 | 第20-22页 |
| 2.3 本章小结 | 第22-24页 |
| 3 JESD204B接收控制器的设计方案 | 第24-32页 |
| 3.1 JESD204B接收控制器设计指标 | 第24页 |
| 3.2 JESD204B接收控制器整体架构设计 | 第24-26页 |
| 3.3 JESD204B接收控制器可测试性设计 | 第26-30页 |
| 3.3.1 片内测试码的设计 | 第26-29页 |
| 3.3.2 片内测试架构的设计 | 第29-30页 |
| 3.4 本章小结 | 第30-32页 |
| 4 JESD204B接收机控制器关键数字电路设计 | 第32-82页 |
| 4.1 解扰器的设计原理及实现方案 | 第32-38页 |
| 4.2 Comma检测器设计原理及实现方案 | 第38-41页 |
| 4.3 8B/10B解码器设计原理及实现方案 | 第41-58页 |
| 4.3.1 8B/10B编码电路的设计原理 | 第41-46页 |
| 4.3.2 8B/10B解码电路的设计及实现 | 第46-58页 |
| 4.4 解帧器的设计原理及实现方案 | 第58-65页 |
| 4.5 控制字符检测与替换的设计原理及实现方案 | 第65-68页 |
| 4.6 多通道对齐及确定性延迟的设计原理及实现方案 | 第68-72页 |
| 4.7 接收机控制器状态机的设计原理及实现方案 | 第72-81页 |
| 4.8 本章小结 | 第81-82页 |
| 5 JESD204B收发机样片功能测试分析 | 第82-96页 |
| 5.1 测试平台的搭建 | 第82-87页 |
| 5.1.1 测试芯片顶层参数配置与监控信号读取 | 第84-85页 |
| 5.1.2 FPGA板级系统调试 | 第85-87页 |
| 5.2 样片功能测试 | 第87-95页 |
| 5.2.1 测试芯片JESD204B控制器近端环回测试 | 第88页 |
| 5.2.2 测试芯片JESD204B控制器远端环回测试 | 第88-89页 |
| 5.2.3 测试芯片PHY的串行环回测试 | 第89-90页 |
| 5.2.4 测试芯片JESD204B控制器通过PHY串行环回测试 | 第90页 |
| 5.2.5 测试芯片PHY发送测试 | 第90-91页 |
| 5.2.6 测试芯片PHY接收测试 | 第91页 |
| 5.2.7 测试芯片JESD204B发送控制器片外发送测试 | 第91-92页 |
| 5.2.8 FPGA JESD204B IP发送，测试芯片JESD204B控制器接收测试 | 第92页 |
| 5.2.9 测试芯片JESD204B接收控制器片外环回测试 | 第92-93页 |
| 5.2.10 测试芯片双链路subclass0和subclass1工作模式测试 | 第93-94页 |
| 5.2.11 测试芯片双链路确定性延迟测试 | 第94-95页 |
| 5.3 本章小结 | 第95-96页 |
| 6 展望与总结 | 第96-98页 |
| 6.1 全文总结 | 第96-97页 |
| 6.2 未来研究工作展望 | 第97-98页 |
| 致谢 | 第98-100页 |
| 参考文献 | 第100-104页 |
| 附录 | 第104页 |
| A. 作者在攻读学位期间发表的专利 | 第104页 |
