| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第9-14页 |
| 1.1 课题研究背景与意义 | 第9-11页 |
| 1.2 国内外发展现状 | 第11-13页 |
| 1.3 论文的结构与内容安排 | 第13-14页 |
| 第2章 信道中的编译码理论基础 | 第14-31页 |
| 2.1 差错控制方式 | 第14-15页 |
| 2.2 卷积码编码与维特比译码技术 | 第15-21页 |
| 2.2.1 卷积码编码 | 第15-16页 |
| 2.2.2 卷积码的图解方法 | 第16-18页 |
| 2.2.3 维特比译码算法与结构 | 第18-19页 |
| 2.2.4 维特比译码原理 | 第19-20页 |
| 2.2.5 维特比译码器的实现 | 第20-21页 |
| 2.2.6 卷积码的距离特性 | 第21页 |
| 2.3 交织与解交织 | 第21-24页 |
| 2.4 扰码 | 第24-27页 |
| 2.4.1 加扰原理 | 第25-26页 |
| 2.4.2 解扰原理 | 第26-27页 |
| 2.5 循环冗余校正(CRC) | 第27-29页 |
| 2.5.1 CRC 的基本原理 | 第27-28页 |
| 2.5.2 CRC 的模二除法运算 | 第28页 |
| 2.5.3 CRC 的编码译码 | 第28-29页 |
| 2.5.4 CRC 的分类 | 第29页 |
| 2.6 本章小结 | 第29-31页 |
| 第3章 基带信道编译码方案设计 | 第31-37页 |
| 3.1 编译码设计方案 | 第31-36页 |
| 3.1.1 数据包格式 | 第31-34页 |
| 3.1.2 ASIC 设计简介 | 第34-36页 |
| 3.3 本章小结 | 第36-37页 |
| 第4章 信道编译码模块设计 | 第37-56页 |
| 4.1 (2,1,4)卷积码编码与维特比译码器设计 | 第37-41页 |
| 4.1.1 (2,1,4)卷积码编码设计 | 第37-38页 |
| 4.1.2 (2,1,4)维特比译码器设计 | 第38-41页 |
| 4.2 低功耗(2,1,9)维特比译码设计 | 第41-50页 |
| 4.2.1 路径生成单元 BMU 模块设计 | 第41-44页 |
| 4.2.2 加比选 ACS 模块设计 | 第44-46页 |
| 4.2.3 幸存路径存储单元 SMU 设计 | 第46-48页 |
| 4.2.4 逻辑综合约束 | 第48页 |
| 4.2.5 Matlab 中(2,1,9)维特比译码器验证设计 | 第48-50页 |
| 4.3 交织器的设计 | 第50-52页 |
| 4.4 扰码的设计 | 第52-53页 |
| 4.5 CRC-16 的设计 | 第53-55页 |
| 4.6 本章小结 | 第55-56页 |
| 第5章 信道编译码仿真 | 第56-62页 |
| 5.1 卷积码编码与维特比译码仿真 | 第56-59页 |
| 5.1.1 (2,1,4)卷积码编码与维特比译码仿真 | 第56-57页 |
| 5.1.2 低功耗(2,1,9)卷积码编码与维特比译码设计与仿真 | 第57-58页 |
| 5.1.3 (2,1,9)维特比译码版图设计 | 第58-59页 |
| 5.2 交织器的仿真 | 第59-60页 |
| 5.3 扰码的仿真 | 第60-61页 |
| 5.4 循环冗余校正(CRC-16)的仿真 | 第61页 |
| 5.5 本章小结 | 第61-62页 |
| 总结与展望 | 第62-64页 |
| 参考文献 | 第64-67页 |
| 致谢 | 第67-68页 |
| 附录 A：硕士研究生在读期间发表的论文 | 第68-69页 |
| 附录 B：(2,1,9)维特比译码器设计版图 | 第69页 |
