| 摘要 | 第1-5页 |
| ABSTRACT | 第5-10页 |
| 第一章 绪论 | 第10-13页 |
| ·选题背景及意义 | 第10-11页 |
| ·论文工作 | 第11页 |
| ·论文的结构和内容 | 第11-13页 |
| 第二章 高性能射频模块控制逻辑的总体设计 | 第13-22页 |
| ·射频硬件系统介绍 | 第13-15页 |
| ·仪表中的射频模块 | 第13-14页 |
| ·射频模块数字控制板介绍 | 第14-15页 |
| ·控制逻辑总体方案选择 | 第15-21页 |
| ·控制逻辑总体框架 | 第15-16页 |
| ·模块层级划分 | 第16页 |
| ·控制逻辑核心芯片介绍 | 第16-18页 |
| ·时钟方案选择 | 第18-19页 |
| ·驱动接口模式选择 | 第19-20页 |
| ·模块的控制接口设计 | 第20-21页 |
| ·本章小结 | 第21-22页 |
| 第三章 控制系统的主要模块设计及实现 | 第22-38页 |
| ·控制逻辑模块化框图 | 第22-23页 |
| ·时钟/复位控制模块 | 第23-24页 |
| ·时钟分布 | 第23页 |
| ·时钟与复位模块 | 第23-24页 |
| ·检波控制模块 | 第24-26页 |
| ·芯片介绍 | 第25页 |
| ·接口设计 | 第25-26页 |
| ·FLASH接口模块 | 第26-28页 |
| ·芯片介绍 | 第27页 |
| ·接口设计 | 第27-28页 |
| ·数字电位计控制模块 | 第28-29页 |
| ·芯片介绍 | 第28-29页 |
| ·接口设计 | 第29页 |
| ·频综芯片控制模块 | 第29-31页 |
| ·芯片介绍 | 第30页 |
| ·接口设计 | 第30-31页 |
| ·射频通路板控制接口模块 | 第31-32页 |
| ·发射链路自动开关模块 | 第32-33页 |
| ·发射与接收链路功率补偿控制设计与实现 | 第33-37页 |
| ·功率补偿原理 | 第33-34页 |
| ·发射功率补偿 | 第34-35页 |
| ·接收功率补偿 | 第35页 |
| ·校准算法状态机设计 | 第35-37页 |
| ·本章小结 | 第37-38页 |
| 第四章 基于DDR2的数据存储控制系统的设计与实现 | 第38-58页 |
| ·存储控制模块简介 | 第38-39页 |
| ·DDR2 SDRAM存储器原理 | 第39-44页 |
| ·DDR2 SDRAM的优势与特点 | 第39-40页 |
| ·DDR2芯片介绍 | 第40-41页 |
| ·DDR2 SDRAM命令 | 第41-42页 |
| ·DDR2 SDRAM状态图 | 第42-44页 |
| ·控制器FPGA实现 | 第44-53页 |
| ·DDR2 SDRAM控制器的总体框架图 | 第44-45页 |
| ·DDR2 SDRAM控制器物理层及其时序 | 第45-47页 |
| ·控制器设计和集成 | 第47-49页 |
| ·DDR2控制器各模块功能介绍 | 第49-51页 |
| ·DDR2用户前端程序设计 | 第51-53页 |
| ·DMA-DDR2 SDRAM-数据链路间的通信 | 第53-57页 |
| ·系统框图 | 第53-54页 |
| ·DMA-DDR2接口声明 | 第54-55页 |
| ·数据传输流程 | 第55页 |
| ·乒乓操作 | 第55-56页 |
| ·地址断点处理 | 第56-57页 |
| ·本章小结 | 第57-58页 |
| 第五章 性能分析与实际测试 | 第58-67页 |
| ·系统性能分析 | 第58-60页 |
| ·资源分析 | 第58-59页 |
| ·时序分析 | 第59-60页 |
| ·验证方案 | 第60-61页 |
| ·仿真方案 | 第60-61页 |
| ·实际测试方案 | 第61页 |
| ·单元级验证及设计优化 | 第61-63页 |
| ·FLASH接口模块 | 第61-62页 |
| ·数字电位计控制模块 | 第62页 |
| ·频综芯片控制模块 | 第62-63页 |
| ·FPGA下载在线测试 | 第63-66页 |
| ·DDR2 SDRAM性能测试 | 第63-64页 |
| ·DMA与DDR2间的速度测试 | 第64页 |
| ·DMA与DDR2间的通信测试及问题解决 | 第64-66页 |
| ·本章小结 | 第66-67页 |
| 第六章 总结与展望 | 第67-68页 |
| 参考文献 | 第68-69页 |
| 致谢 | 第69-70页 |
| 攻读硕士研究生期间发表论文 | 第70页 |