摘要 | 第10-12页 |
ABSTRACT | 第12-13页 |
第一章 绪论 | 第14-28页 |
1.1 研究背景 | 第14-22页 |
1.1.1 FPGA定制计算 | 第14-19页 |
1.1.2 图计算 | 第19-21页 |
1.1.3 FPGA图计算的挑战 | 第21-22页 |
1.1.4 课题来源 | 第22页 |
1.2 研究现状 | 第22-25页 |
1.2.1 概况 | 第22页 |
1.2.2 FPGA图计算研究现状 | 第22-25页 |
1.3 论文主要工作和创新点 | 第25-26页 |
1.4 论文组织结构 | 第26-28页 |
第二章 基于FPGA的并行单源最短路径算法 | 第28-42页 |
2.1 研究背景 | 第28-30页 |
2.2 相关工作 | 第30-31页 |
2.3 基于FPGA的并行单源最短路径 | 第31-35页 |
2.3.1 基于FPGA的SSSP并行计算体系结构 | 第31-32页 |
2.3.2 DM模块设计 | 第32-33页 |
2.3.3 GPE设计 | 第33-34页 |
2.3.4 优先队列模块设计 | 第34-35页 |
2.4 性能分析 | 第35-37页 |
2.4.1 并行SSSP算法执行时间预测 | 第35-37页 |
2.4.2 与相关工作比较 | 第37页 |
2.5 实验测评 | 第37-40页 |
2.5.1 实现与测试建立 | 第37-39页 |
2.5.2 参数选择 | 第39页 |
2.5.3 性能比较 | 第39-40页 |
2.6 本章小结 | 第40-42页 |
第三章 基于FPGA的并行最小生成树算法 | 第42-56页 |
3.1 研究背景 | 第42-43页 |
3.1.1 最小生成树算法 | 第42-43页 |
3.1.2 Prim算法 | 第43页 |
3.2 相关工作 | 第43-46页 |
3.2.1 CPU平台的MST实现 | 第44-46页 |
3.2.2 GPU平台的MST实现 | 第46页 |
3.2.3 FPGA平台的MST实现 | 第46页 |
3.3 并行最小生成树计算 | 第46-50页 |
3.3.1 体系结构 | 第46-47页 |
3.3.2 MST Master设计 | 第47-48页 |
3.3.3 GPE设计 | 第48-50页 |
3.4 实验测评 | 第50-55页 |
3.4.1 实现与测试建立 | 第50-54页 |
3.4.2 性能比较 | 第54-55页 |
3.5 本章小结 | 第55-56页 |
第四章 基于FPGA的并行宽度优先搜索算法 | 第56-74页 |
4.1 研究背景 | 第56-57页 |
4.2 相关工作 | 第57-58页 |
4.3 消息传递并行BFS算法 | 第58-64页 |
4.3.1 处理单元设计 | 第59-60页 |
4.3.2 路由模块设计 | 第60-62页 |
4.3.3 并行BFS算法性能分析 | 第62-63页 |
4.3.4 并行BFS算法多FPGA扩展 | 第63-64页 |
4.4 实验测评 | 第64-72页 |
4.4.1 实现与测试建立 | 第64-67页 |
4.4.2 性能 | 第67-69页 |
4.4.3 与相关工作比较 | 第69-72页 |
4.5 本章小结 | 第72-74页 |
第五章 基于FPGA的并行图匹配算法 | 第74-92页 |
5.1 研究背景 | 第74-77页 |
5.1.1 图匹配基本概念 | 第74-75页 |
5.1.2 图匹配算法 | 第75-77页 |
5.2 相关工作 | 第77-78页 |
5.2.1 通用处理器图匹配 | 第77-78页 |
5.2.2 GPU图匹配 | 第78页 |
5.2.3 FPGA图匹配 | 第78页 |
5.3 图匹配并行算法与结构 | 第78-87页 |
5.3.1 竞价处理 | 第80-81页 |
5.3.2 竞价目标排序 | 第81页 |
5.3.3 指派模块设计 | 第81-84页 |
5.3.4 并行auction算法性能分析 | 第84-87页 |
5.4 实验测评 | 第87-91页 |
5.4.1 测试建立 | 第87页 |
5.4.2 实现 | 第87-91页 |
5.4.3 性能比较 | 第91页 |
5.5 本章小结 | 第91-92页 |
第六章 结论与展望 | 第92-96页 |
6.1 工作总结 | 第92-93页 |
6.2 研究展望 | 第93-96页 |
致谢 | 第96-98页 |
参考文献 | 第98-110页 |
作者在学期间取得的学术成果 | 第110-111页 |