高速串行总线解码与触发模块的设计与实现
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 串行总线简介 | 第9页 |
| 1.2 混合信号示波器简介 | 第9-10页 |
| 1.3 论文研究内容 | 第10页 |
| 1.4 国内外研究现状 | 第10页 |
| 1.5 论文结构及内容安排 | 第10-13页 |
| 第二章 总体方案设计与总线协议介绍 | 第13-29页 |
| 2.1 示波器设计框架 | 第13-14页 |
| 2.2 串行总线解码与触发模块设计框架 | 第14-15页 |
| 2.3 FPGA芯片选型 | 第15-17页 |
| 2.3.1 FPGA概述 | 第15页 |
| 2.3.2 FPGA内部结构 | 第15-16页 |
| 2.3.3 芯片选型 | 第16-17页 |
| 2.4 USB总线协议简介 | 第17-23页 |
| 2.4.1 USB的数据传输 | 第18页 |
| 2.4.2 USB信号 | 第18-21页 |
| 2.4.3 USB协议层规范 | 第21-23页 |
| 2.5 以太网总线协议简介 | 第23-27页 |
| 2.5.1 以太网与网络体系结构 | 第23-24页 |
| 2.5.2 以太网的编码方式 | 第24页 |
| 2.5.3 以太网帧格式 | 第24-27页 |
| 2.6 本章小结 | 第27-29页 |
| 第三章 高速串行总线解码模块的设计 | 第29-45页 |
| 3.1 信号选择模块的设计 | 第29-30页 |
| 3.2 高速串行总线时钟数据恢复电路的设计 | 第30-32页 |
| 3.3 USB解码模块的设计 | 第32-37页 |
| 3.3.1 NRZI解码 | 第33-34页 |
| 3.3.2 去除填充位 | 第34页 |
| 3.3.3 解码状态机设计 | 第34-37页 |
| 3.4 以太网解码模块的设计 | 第37-40页 |
| 3.4.1 曼彻斯特解码 | 第37页 |
| 3.4.2 以太网解码状态机设计 | 第37-40页 |
| 3.5 CRC校验模块设计 | 第40-44页 |
| 3.5.1 CRC基本校验原理 | 第40-41页 |
| 3.5.2 CRC编码器 | 第41-42页 |
| 3.5.3 改进的CRC编码方法 | 第42页 |
| 3.5.4 USB和以太网CRC检验子模块设计 | 第42-44页 |
| 3.6 本章小结 | 第44-45页 |
| 第四章 高速串行总线触发模块的设计 | 第45-57页 |
| 4.1 示波器触发简介 | 第45-48页 |
| 4.1.1 触发的基本功能 | 第45-46页 |
| 4.1.2 触发释抑时间 | 第46页 |
| 4.1.3 触发点的位置 | 第46-47页 |
| 4.1.4 串行总线触发 | 第47-48页 |
| 4.2 高速串行总线触发设计 | 第48-53页 |
| 4.2.1 USB触发模块方案分析 | 第48-51页 |
| 4.2.2 以太网触发模块方案分析 | 第51-52页 |
| 4.2.3 触发比较器设计 | 第52-53页 |
| 4.3 参数和控制模块设计 | 第53-54页 |
| 4.4 本章小结 | 第54-57页 |
| 第五章 系统调试与验证 | 第57-67页 |
| 5.1 USB总线解码与触发模块的测试与验证 | 第58-62页 |
| 5.2 以太网总线解码与触发模块测试与验证 | 第62-65页 |
| 5.3 本章小结 | 第65-67页 |
| 第六章 总结与展望 | 第67-69页 |
| 6.1 总结 | 第67页 |
| 6.2 展望 | 第67-69页 |
| 致谢 | 第69-71页 |
| 参考文献 | 第71-72页 |
