高速图像处理算法研究与实现
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 1 绪论 | 第8-12页 |
| 1.1 研究背景与意义 | 第8-9页 |
| 1.2 国内外研究现状 | 第9-11页 |
| 1.2.1 国外研究现状 | 第9-10页 |
| 1.2.2 国内研究现状 | 第10-11页 |
| 1.3 本文主要工作 | 第11-12页 |
| 2 高速信号流水并行处理研究 | 第12-25页 |
| 2.1 流水线设计 | 第12-18页 |
| 2.1.1 流水线设计的概念 | 第12-13页 |
| 2.1.2 流水线设计的性能分析 | 第13-15页 |
| 2.1.3 流水线设计的FPGA实现 | 第15-18页 |
| 2.2 并行设计 | 第18-25页 |
| 2.2.1 并行设计的概念 | 第18-20页 |
| 2.2.2 并行设计的性能分析 | 第20-21页 |
| 2.2.3 并行设计的基本方法 | 第21-22页 |
| 2.2.4 并行设计的FPGA实现 | 第22-25页 |
| 3 高速图像处理算法研究 | 第25-45页 |
| 3.1 中值滤波 | 第26-30页 |
| 3.1.1 中值滤波的相关介绍 | 第26-28页 |
| 3.1.2 中值滤波的性能分析 | 第28-29页 |
| 3.1.3 中值滤波的并行设计 | 第29-30页 |
| 3.2 边缘提取 | 第30-40页 |
| 3.2.1 图像边缘的相关介绍 | 第30-36页 |
| 3.2.2 边缘提取算法的性能分析 | 第36-37页 |
| 3.2.3 Sobel算法的并行流水设计 | 第37-40页 |
| 3.3 图像的二值化 | 第40-42页 |
| 3.3.1 图像二值化原理 | 第40-41页 |
| 3.3.2 图像二值化的并行设计 | 第41-42页 |
| 3.4 图像缩放 | 第42-45页 |
| 3.4.1 图像缩放理论的相关介绍 | 第42页 |
| 3.4.2 图像缩放的性能评价 | 第42-43页 |
| 3.4.3 图像缩放的并行设计 | 第43-45页 |
| 4 高速图像处理算法的硬件实现 | 第45-65页 |
| 4.1 系统硬件构建 | 第45-47页 |
| 4.2 Camera Link接口 | 第47-49页 |
| 4.3 DVI图像显示 | 第49-53页 |
| 4.4 FPGA设计 | 第53-55页 |
| 4.4.1 Xilinx xc6vx240t芯片 | 第53页 |
| 4.4.2 基于ISE的FPGA设计流程 | 第53-55页 |
| 4.5 高速图像处理算法的FPGA实现 | 第55-65页 |
| 4.5.1 图像数据的缓存 | 第55-58页 |
| 4.5.2 中值滤波的FPGA实现 | 第58-61页 |
| 4.5.3 Sobel边缘提取的FPGA实现 | 第61-64页 |
| 4.5.4 图像缩放的FPGA实现 | 第64-65页 |
| 5 硬件测试与分析 | 第65-72页 |
| 6 总结与展望 | 第72-74页 |
| 6.1 论文工作总结 | 第72页 |
| 6.2 论文主要创新点 | 第72-73页 |
| 6.3 研究展望 | 第73-74页 |
| 致谢 | 第74-75页 |
| 参考文献 | 第75-78页 |
| 攻读硕士学位期间发表的学术论文及研究成果 | 第78页 |
