| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第10-15页 |
| 1.1 研究背景 | 第10-11页 |
| 1.2 国内外研究现状及发展趋势 | 第11-13页 |
| 1.3 论文主要内容及章节安排 | 第13-15页 |
| 第二章 总体方案设计 | 第15-31页 |
| 2.1 设计指标分析 | 第15-16页 |
| 2.2 波形合成方案分析 | 第16-18页 |
| 2.2.1 直接数字合成技术介绍 | 第16-18页 |
| 2.2.2 直接数字合成技术分析 | 第18页 |
| 2.3 波形存储方案分析 | 第18-28页 |
| 2.3.1 常用波形存储方案介绍 | 第19-21页 |
| 2.3.2 DDR3 SDRAM存储方案可行性分析 | 第21-25页 |
| 2.3.3 存储器接口方案 | 第25-27页 |
| 2.3.4 波形数据缓存方案 | 第27-28页 |
| 2.4 地址发生器方案 | 第28-29页 |
| 2.5 总体方案设计 | 第29-30页 |
| 2.6 本章小结 | 第30-31页 |
| 第三章 波形数据读写控制逻辑设计 | 第31-45页 |
| 3.1 关键器件选型与存储器接口设计 | 第31-34页 |
| 3.1.1 存储器与FPGA选型 | 第31-32页 |
| 3.1.2 存储器接口设计 | 第32-34页 |
| 3.2 数据写入通路设计 | 第34-40页 |
| 3.2.1 写入数据接收与处理模块设计 | 第34-38页 |
| 3.2.2 写控制状态机设计 | 第38-40页 |
| 3.3 数据读取通路设计 | 第40-44页 |
| 3.3.1 读数据通路整体分析 | 第40-42页 |
| 3.3.2 读控制时序分析与状态机设计 | 第42-44页 |
| 3.4 本章小结 | 第44-45页 |
| 第四章 序列波合成逻辑设计 | 第45-59页 |
| 4.1 序列波合成原理与实现构架 | 第45-52页 |
| 4.1.1 序列波合成原理 | 第45-46页 |
| 4.1.2 基于指令的地址发生器构架 | 第46-52页 |
| 4.2 序列波合成地址产生逻辑设计 | 第52-58页 |
| 4.2.1 指令存储器设计 | 第52-53页 |
| 4.2.2 指令执行模块逻辑设计 | 第53-56页 |
| 4.2.3 触发模块逻辑设计 | 第56-58页 |
| 4.2.4 序列波形相关参数分析 | 第58页 |
| 4.3 本章小结 | 第58-59页 |
| 第五章 测试与验证 | 第59-70页 |
| 5.1 测试平台搭建 | 第59-60页 |
| 5.2 功能指标测试 | 第60-63页 |
| 5.2.1 波形种类测试 | 第60-61页 |
| 5.2.2 序列与触发功能测试 | 第61-63页 |
| 5.3 性能指标测试 | 第63-70页 |
| 5.3.1 波形合成参数测试 | 第64-66页 |
| 5.3.2 序列波参数测试 | 第66-68页 |
| 5.3.3 触发参数测试 | 第68-70页 |
| 第六章 总结与展望 | 第70-71页 |
| 致谢 | 第71-72页 |
| 参考文献 | 第72-74页 |
| 攻读硕士学位期间取得的成果 | 第74-75页 |