| 表目录 | 第1-8页 |
| 图目录 | 第8-10页 |
| 摘要 | 第10-11页 |
| ABSTRACT | 第11-13页 |
| 第一章 绪论 | 第13-21页 |
| ·课题研究背景及意义 | 第13页 |
| ·涉及相关技术及现状 | 第13-19页 |
| ·FPGA 现状及发展趋势 | 第13-15页 |
| ·总线接口技术 | 第15-18页 |
| ·界面编程技术 | 第18页 |
| ·高速通信链路 | 第18-19页 |
| ·本文研究内容及章节安排 | 第19-21页 |
| 第二章 上位机系统方案设计 | 第21-31页 |
| ·上位机系统功能分析 | 第21-22页 |
| ·上位机系统总体方案设计 | 第22-28页 |
| ·系统总体结构分析 | 第22-23页 |
| ·上位机系统硬件方案设计 | 第23-24页 |
| ·上位机系统软件方案设计 | 第24-26页 |
| ·上位机系统软件开发平台 | 第26-28页 |
| ·关键技术 | 第28-30页 |
| ·基于 FPGA 的 PCIE 接口设计 | 第29页 |
| ·Wishbone 接口设计 | 第29页 |
| ·基于 LabVIEW 的 PCIE 驱动程序开发及界面程序设计 | 第29-30页 |
| ·本章小结 | 第30-31页 |
| 第三章 上位机系统通信链路设计 | 第31-55页 |
| ·上位机系统数据链路概述 | 第31-35页 |
| ·PCIE 总线与 Wishbone 总线互联 | 第32-33页 |
| ·上位机系统数据通信链路 | 第33-35页 |
| ·PCIE 接口数据传输模块设计 | 第35-39页 |
| ·PCIE 端点模块数据接收 | 第35-37页 |
| ·PCIE 端点模块数据发送 | 第37-39页 |
| ·TLP 包编码译码设计 | 第39-45页 |
| ·TLP 包头分析及状态机设计 | 第40-43页 |
| ·解码逻辑的实现 | 第43-44页 |
| ·编码逻辑的实现 | 第44-45页 |
| ·Wishbone 读写操作设计 | 第45-48页 |
| ·Wishbone 写时序分析 | 第45-47页 |
| ·Wishbone 读写操作的实现 | 第47页 |
| ·Wishbone 读写操作的 Chipscope 验证 | 第47-48页 |
| ·LVDS 数据通信链路设计 | 第48-54页 |
| ·DCM 模块 | 第48-49页 |
| ·包检测单元设计 | 第49页 |
| ·帧头检测单元设计 | 第49-50页 |
| ·数据宽度转换及接口逻辑设计 | 第50-52页 |
| ·FIFO 输入输出逻辑 | 第52-53页 |
| ·链路测试 | 第53-54页 |
| ·本章小结 | 第54-55页 |
| 第四章 基于 LabVIEW 的上位机软件设计 | 第55-75页 |
| ·基于 NI_VISA 的 PCIE 接口驱动设计 | 第55-61页 |
| ·底层驱动设计 | 第56-58页 |
| ·上位机数据包读写 | 第58-61页 |
| ·上位机数据协议设计 | 第61-64页 |
| ·数据包格式 | 第61-62页 |
| ·下行数据协议设计 | 第62-63页 |
| ·上行报文设计 | 第63-64页 |
| ·上位机界面与功能模块设计 | 第64-69页 |
| ·上位机界面设计 | 第64-65页 |
| ·采集调试功能模块设计 | 第65-67页 |
| ·上位机监控及回放功能模块设计 | 第67-68页 |
| ·上位机模拟器控制模块设计 | 第68-69页 |
| ·上位机系统外场测试 | 第69-74页 |
| ·系统连接 | 第69-70页 |
| ·上位机监控调试功能测试 | 第70-72页 |
| ·上位机数据回放功能测试 | 第72-74页 |
| ·本章小结 | 第74-75页 |
| 结束语 | 第75-76页 |
| 致谢 | 第76-77页 |
| 参考文献 | 第77-80页 |
| 作者在学期间取得的学术成果 | 第80页 |
