| 摘要 | 第1-4页 |
| Abstract | 第4-5页 |
| 目录 | 第5-7页 |
| 第一章 绪论 | 第7-13页 |
| ·信道编码及 LDPC 码 | 第7-10页 |
| ·LDPC 码的硬件实现 | 第10-11页 |
| ·本文研究目的和行文安排 | 第11-13页 |
| 第二章 LDPC 码及其译码算法 | 第13-19页 |
| ·LDPC 码的基本概念 | 第13-15页 |
| ·QC-LDPC 的概念和基本特点 | 第15-16页 |
| ·和积译码算法 | 第16-17页 |
| ·最小和译码算法 | 第17-18页 |
| ·标准最小和译码算法 | 第17页 |
| ·归一化最小和译码算法 | 第17-18页 |
| ·本章小结 | 第18-19页 |
| 第三章 面向 FPGA 的 QC-LDPC 译码参数选择与性能分析 | 第19-25页 |
| ·QC-LDPC 码的码型选择 | 第19-20页 |
| ·QC-LDPC 码译码算法选择 | 第20-22页 |
| ·QC-LDPC 码译码迭代次数选取 | 第22-23页 |
| ·QC-LDPC 码译码量化方案选取 | 第23-24页 |
| ·本章小结 | 第24-25页 |
| 第四章 LDPC 码高速编码器设计与实现 | 第25-33页 |
| ·双向递归快速编码算法 | 第25-26页 |
| ·编码器 FPGA 硬件实现 | 第26-31页 |
| ·行间串行列间并行的计算结构 | 第27-28页 |
| ·双向递归快速流水线计算方法 | 第28-29页 |
| ·存储器管理与设计 | 第29-31页 |
| ·硬件实现结果 | 第31-32页 |
| ·本章小结 | 第32-33页 |
| 第五章 LDPC 码高速译码器设计与实现 | 第33-45页 |
| ·LDPC 译码器整体架构 | 第33-37页 |
| ·译码器的总体结构 | 第33-36页 |
| ·译码器的整体控制部分 | 第36-37页 |
| ·译码器基本功能实现模块设计 | 第37-39页 |
| ·变量节点处理单元的设计 | 第37-38页 |
| ·校验节点处理单元的设计 | 第38-39页 |
| ·子矩阵分裂技术译码器信息存储模块设计 | 第39-41页 |
| ·子矩阵分裂技术 | 第39-40页 |
| ·子矩阵分裂技术存储器安排与寻址方式设计 | 第40-41页 |
| ·硬件实现结果 | 第41-43页 |
| ·本章小结 | 第43-45页 |
| 第六章 结束语 | 第45-47页 |
| 致谢 | 第47-51页 |
| 参考文献 | 第51-54页 |