| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-13页 |
| ·研究工作背景及其意义 | 第7-9页 |
| ·低密度奇偶校验码研究与应用现状 | 第9-11页 |
| ·本文的主要研究工作和内容安排 | 第11-13页 |
| 第二章 准循环LDPC 码的构造 | 第13-27页 |
| ·LDPC 码简介 | 第13-14页 |
| ·LDPC 码的定义 | 第13页 |
| ·LDPC 码的Tanner 图表示 | 第13-14页 |
| ·QC-LDPC 码 | 第14-16页 |
| ·QC-LDPC 码的优点 | 第14-15页 |
| ·QC-LDPC 码的结构 | 第15-16页 |
| ·基于欧氏几何的QC-LDPC 码的构造方法 | 第16-22页 |
| ·欧氏几何 | 第16-17页 |
| ·循环方阵的构造 | 第17-19页 |
| ·循环方阵的行、列分裂 | 第19-21页 |
| ·QC-LDPC 码的构造方法 | 第21-22页 |
| ·QC-LDPC 码的性能仿真 | 第22-26页 |
| ·仿真参数 | 第22页 |
| ·仿真结果及分析 | 第22-26页 |
| ·本章小结 | 第26-27页 |
| 第三章 准循环LDPC 码编码器设计与FPGA 实现 | 第27-45页 |
| ·随机构造的LDPC 码编码算法 | 第27-29页 |
| ·高斯消去直接编码算法 | 第27-28页 |
| ·近似下三角矩阵的有效编码算法 | 第28-29页 |
| ·QC-LDPC 码生成矩阵的计算 | 第29-32页 |
| ·第一种情况下生成矩阵的计算 | 第29-30页 |
| ·第二种情况下生成矩阵的计算 | 第30-32页 |
| ·QC-LDPC 码编码器的设计 | 第32-36页 |
| ·基于行的QC-LDPC 码编码器 | 第32-34页 |
| ·基于列的QC-LDPC 码编码器 | 第34页 |
| ·第二种情况下的QC-LDPC 码编码器 | 第34-35页 |
| ·基于行、列编码器的复杂度比较 | 第35-36页 |
| ·QC-LDPC 码编码器的FPGA 实现 | 第36-43页 |
| ·编码方法的选择 | 第36-37页 |
| ·编码器的总体框图 | 第37页 |
| ·各模块的FPGA 实现 | 第37-41页 |
| ·验证结果与性能分析 | 第41-43页 |
| ·本章小结 | 第43-45页 |
| 第四章 准循环LDPC 码译码器设计 | 第45-61页 |
| ·LDPC 码译码算法 | 第45-48页 |
| ·BP 算法 | 第45-48页 |
| ·最小和算法 | 第48页 |
| ·归一化最小和算法 | 第48页 |
| ·软判决译码初始化 | 第48-52页 |
| ·高阶调制下的译码初始化 | 第48-50页 |
| ·高阶译码初始化简化算法 | 第50-52页 |
| ·QC-LDPC 码译码器的结构设计 | 第52-59页 |
| ·译码器实现结构框图 | 第52-53页 |
| ·部分并行迭代译码结构 | 第53-55页 |
| ·译码算法和迭代次数的选择 | 第55-56页 |
| ·CNU 和VNU 电路设计 | 第56-59页 |
| ·本章小结 | 第59-61页 |
| 结束语 | 第61-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-67页 |
| 作者在读研期间的研究成果 | 第67-68页 |