FPGA高速大容量外挂数据缓存技术研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 符号对照表 | 第10-11页 |
| 缩略语对照表 | 第11-14页 |
| 第一章 绪论 | 第14-20页 |
| 1.1 课题研究背景 | 第14-15页 |
| 1.2 常见的数据缓存架构 | 第15-17页 |
| 1.3 数据缓存技术的关键点 | 第17-18页 |
| 1.4 本文工作与安排 | 第18-20页 |
| 第二章 相关背景技术 | 第20-36页 |
| 2.1 SDN数据转发系统的总体方案 | 第20-21页 |
| 2.2 SDN数据转发系统的硬件方案 | 第21-23页 |
| 2.3 SDN转发处理单元数据包处理流程 | 第23-24页 |
| 2.4 可选的存储器类型 | 第24-36页 |
| 2.4.1 内存技术简介 | 第24-26页 |
| 2.4.2 QDRSRAM | 第26-29页 |
| 2.4.3 DDR3/DDR4SDRAM | 第29-32页 |
| 2.4.4 RLDRAM-Ⅲ | 第32-33页 |
| 2.4.5 性能对比 | 第33-36页 |
| 第三章 队列与缓存单元的设计与实现 | 第36-62页 |
| 3.1 队列与缓存单元的设计需求 | 第36-37页 |
| 3.2 队列与缓存单元主要思想及实现方案 | 第37-40页 |
| 3.2.1 队列与缓存单元主要思想 | 第37-39页 |
| 3.2.2 队列与缓存单元的实现方案 | 第39-40页 |
| 3.3 调度器模块详细设计 | 第40-46页 |
| 3.3.1 接收调度模块详细设计 | 第42-44页 |
| 3.3.2 发送调度模块详细设计 | 第44-46页 |
| 3.4 接收总线模块详细设计 | 第46-51页 |
| 3.4.2 数据搬移子模块详细设计 | 第47-49页 |
| 3.4.3 队列更新子模块详细设计 | 第49-51页 |
| 3.5 发送总线控制模块详细设计 | 第51-56页 |
| 3.5.2 读地址发送子模块详细设计 | 第53-54页 |
| 3.5.3 数据搬移子模块详细设计 | 第54-56页 |
| 3.6 多通道仲裁模块详细设计 | 第56-62页 |
| 3.6.2 写仲裁模块详细设计 | 第58-60页 |
| 3.6.3 读仲裁模块详细设计 | 第60-62页 |
| 第四章 队列与缓存单元的仿真分析 | 第62-76页 |
| 4.1 仿真环境介绍 | 第62页 |
| 4.2 DDR4SDRAM带宽利用率仿真分析 | 第62-65页 |
| 4.3 队列与报文缓存单元的仿真分析 | 第65-76页 |
| 4.3.1 调度器模块的仿真分析 | 第65-68页 |
| 4.3.2 接收总线控制模块的仿真分析 | 第68-69页 |
| 4.3.3 发送总线控制模块的仿真分析 | 第69-71页 |
| 4.3.4 多通道仲裁模块的仿真分析 | 第71-76页 |
| 第五章 板级验证与分析 | 第76-80页 |
| 5.1 板级验证环境 | 第76-78页 |
| 5.2 测试结果分析 | 第78-80页 |
| 第六章 总结与展望 | 第80-82页 |
| 6.1 论文内容总结 | 第80页 |
| 6.2 研究展望 | 第80-82页 |
| 参考文献 | 第82-84页 |
| 致谢 | 第84-86页 |
| 作者简介 | 第86-87页 |
