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FPGA高速大容量外挂数据缓存技术研究

摘要第5-6页
ABSTRACT第6页
符号对照表第10-11页
缩略语对照表第11-14页
第一章 绪论第14-20页
    1.1 课题研究背景第14-15页
    1.2 常见的数据缓存架构第15-17页
    1.3 数据缓存技术的关键点第17-18页
    1.4 本文工作与安排第18-20页
第二章 相关背景技术第20-36页
    2.1 SDN数据转发系统的总体方案第20-21页
    2.2 SDN数据转发系统的硬件方案第21-23页
    2.3 SDN转发处理单元数据包处理流程第23-24页
    2.4 可选的存储器类型第24-36页
        2.4.1 内存技术简介第24-26页
        2.4.2 QDRSRAM第26-29页
        2.4.3 DDR3/DDR4SDRAM第29-32页
        2.4.4 RLDRAM-Ⅲ第32-33页
        2.4.5 性能对比第33-36页
第三章 队列与缓存单元的设计与实现第36-62页
    3.1 队列与缓存单元的设计需求第36-37页
    3.2 队列与缓存单元主要思想及实现方案第37-40页
        3.2.1 队列与缓存单元主要思想第37-39页
        3.2.2 队列与缓存单元的实现方案第39-40页
    3.3 调度器模块详细设计第40-46页
        3.3.1 接收调度模块详细设计第42-44页
        3.3.2 发送调度模块详细设计第44-46页
    3.4 接收总线模块详细设计第46-51页
        3.4.2 数据搬移子模块详细设计第47-49页
        3.4.3 队列更新子模块详细设计第49-51页
    3.5 发送总线控制模块详细设计第51-56页
        3.5.2 读地址发送子模块详细设计第53-54页
        3.5.3 数据搬移子模块详细设计第54-56页
    3.6 多通道仲裁模块详细设计第56-62页
        3.6.2 写仲裁模块详细设计第58-60页
        3.6.3 读仲裁模块详细设计第60-62页
第四章 队列与缓存单元的仿真分析第62-76页
    4.1 仿真环境介绍第62页
    4.2 DDR4SDRAM带宽利用率仿真分析第62-65页
    4.3 队列与报文缓存单元的仿真分析第65-76页
        4.3.1 调度器模块的仿真分析第65-68页
        4.3.2 接收总线控制模块的仿真分析第68-69页
        4.3.3 发送总线控制模块的仿真分析第69-71页
        4.3.4 多通道仲裁模块的仿真分析第71-76页
第五章 板级验证与分析第76-80页
    5.1 板级验证环境第76-78页
    5.2 测试结果分析第78-80页
第六章 总结与展望第80-82页
    6.1 论文内容总结第80页
    6.2 研究展望第80-82页
参考文献第82-84页
致谢第84-86页
作者简介第86-87页

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