| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 论文背景与意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-13页 |
| 1.2.1 32-bit AES | 第11-12页 |
| 1.2.2 8-bit AES | 第12-13页 |
| 1.2.3 AES的攻击与防护 | 第13页 |
| 1.3 本文的主要内容和组织结构 | 第13-15页 |
| 第二章 传统128-bit AES和8-bit AES设计概述 | 第15-27页 |
| 2.1 传统128-bit AES的原理 | 第15-19页 |
| 2.2 传统128-bit AES的面积功耗分析 | 第19-21页 |
| 2.3 8-bit AES 的原理 | 第21-24页 |
| 2.3.1 常规8-bit AES电路结构 | 第21-22页 |
| 2.3.2 单S核的8-bit AES电路 | 第22-23页 |
| 2.3.3 双S核的8-bit AES电路 | 第23-24页 |
| 2.4 高能效8-hit AES设计难点与指标 | 第24-25页 |
| 2.5 本章小结 | 第25-27页 |
| 第三章 高能效8-bit AES的设计 | 第27-45页 |
| 3.1 基于单S核的8-bit AES设计(面向面积优化) | 第27-39页 |
| 3.1.1 单S核的8-bit AES电路整体结构 | 第27-31页 |
| 3.1.2 S-Box运算 | 第31-34页 |
| 3.1.2.1 传统LUT S-Box核 | 第31-33页 |
| 3.1.2.2 基于复合域GF(2~4)~2的S-Box核 | 第33-34页 |
| 3.1.3 单S核的8-bit AES电路密钥扩展模块 | 第34-35页 |
| 3.1.4 单S核的--bit AES电路数据处理模块 | 第35-39页 |
| 3.2 基于双S核的8-bit AES设计(面向吞吐率优化) | 第39-44页 |
| 3.2.1 双S核的8-bit AES电路整体结构 | 第39-41页 |
| 3.2.2 双S核的8-bit AES电路密钥扩展模块 | 第41-42页 |
| 3.2.3 双S核的8-bit AES电路数据处理模块 | 第42-44页 |
| 3.3 本章小结 | 第44-45页 |
| 第四章 8-bit AES电路的安全性验证与仿真结果对比 | 第45-63页 |
| 4.1 8-bit AES电路的DPA攻击与防护 | 第45-55页 |
| 4.1.1 8-bit AES电路的DPA攻击 | 第45-52页 |
| 4.1.1.1 差分功耗分析(DPA) | 第45-46页 |
| 4.1.1.2 8-bit AES电路的差分功耗分析 | 第46-52页 |
| 4.1.2 8-bit AES的防护 | 第52-55页 |
| 4.2 仿真结果与对比 | 第55-62页 |
| 4.2.1 本设计的功能验证 | 第55-57页 |
| 4.2.2 面积对比分析和功耗仿真结果及分析 | 第57-60页 |
| 4.2.2.1 本文设计与常规设计面积对比分析 | 第57-58页 |
| 4.2.2.2 功耗仿真结果及分析 | 第58-59页 |
| 4.2.2.3 本设计S-Box核面积功耗分析 | 第59-60页 |
| 4.2.3 与国内外其他研究结果比较分析 | 第60-62页 |
| 4.3 本章小结 | 第62-63页 |
| 第五章 总结与展望 | 第63-65页 |
| 5.1 总结 | 第63-64页 |
| 5.2 展望 | 第64-65页 |
| 致谢 | 第65-67页 |
| 参考文献 | 第67-71页 |
| 作者简介 | 第71页 |
