| 摘要 | 第4-6页 |
| ABSTRACT | 第6-7页 |
| 第1章 绪论 | 第10-15页 |
| 1.1 课题研究背景及意义 | 第10-11页 |
| 1.2 国内外研究现状与发展趋势 | 第11-13页 |
| 1.3 论文内容与章节安排 | 第13-15页 |
| 1.3.1 课题研究的内容 | 第13-14页 |
| 1.3.2 论文结构与章节安排 | 第14-15页 |
| 第2章 基于NiosII的SoPC相关技术 | 第15-21页 |
| 2.1 FPGA与SoPC概述 | 第15-16页 |
| 2.2 NiosII处理器 | 第16-18页 |
| 2.3 Avalon总线 | 第18-19页 |
| 2.4 IPCore | 第19-20页 |
| 2.5 本章小结 | 第20-21页 |
| 第3章 SoPC数字图像处理系统架构 | 第21-31页 |
| 3.1 SoPC图像处理系统架构 | 第21-22页 |
| 3.2 NiosII与硬件加速核通信方案 | 第22-28页 |
| 3.2.1 I/O接口寄存器映射 | 第23页 |
| 3.2.2 Avalon接口逻辑封装 | 第23-28页 |
| 3.3 一种可用的SoPC图像处理系统模块架构 | 第28-29页 |
| 3.4 SoPC数字图像处理数据流分析 | 第29-30页 |
| 3.5 本章小结 | 第30-31页 |
| 第4章 基于卷积运算的图像处理加速核设计 | 第31-41页 |
| 4.1 数字图像处理中的卷积运算 | 第31-32页 |
| 4.2 卷积硬件加速核的设计 | 第32-35页 |
| 4.3 Sobel边缘检测的硬件加速核设计 | 第35-39页 |
| 4.3.1 图像边缘检测算子的选择 | 第35-37页 |
| 4.3.2 Sobel硬件加速核的模块架构 | 第37-39页 |
| 4.4 图像平滑的硬件加速核设计 | 第39-40页 |
| 4.5 本章小结 | 第40-41页 |
| 第5章 仿真与测试 | 第41-51页 |
| 5.1 卷积加速核的功能仿真 | 第41-45页 |
| 5.1.1 3 x3模板卷积运算加速核仿真 | 第41-43页 |
| 5.1.2 5 x5模板卷积运算加速核仿真 | 第43-45页 |
| 5.2 Sobel边缘检测加速核的仿真与测试 | 第45-48页 |
| 5.2.1 Sobel硬件加速核功能仿真 | 第45-46页 |
| 5.2.2 基于Sobel硬件加速核的边缘检测效果测试 | 第46-48页 |
| 5.3 图像平滑加速核的仿真与测试 | 第48-50页 |
| 5.4 性能测试 | 第50页 |
| 5.5 本章小结 | 第50-51页 |
| 第6章 总结与展望 | 第51-53页 |
| 参考文献 | 第53-57页 |
| 攻读硕士学位期间发表的论文及科研成果 | 第57-58页 |
| 致谢 | 第58页 |