高速通讯环网及电力电子同步控制技术研究
| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 绪论 | 第16-31页 |
| 1.1 引言 | 第16-17页 |
| 1.2 课题研究的背景与意义 | 第17-22页 |
| 1.3 分布式电力电子系统同步控制研究现状 | 第22-30页 |
| 1.4 本文研究内容与论文安排 | 第30-31页 |
| 第二章 环网控制系统结构及高性能时钟同步方法 | 第31-43页 |
| 2.1 典型分布式电力电子系统拓扑 | 第31-33页 |
| 2.2 IEEE 1588时钟同步协议 | 第33-35页 |
| 2.3 电力电子环网系统的时钟同步算法 | 第35-43页 |
| 2.3.1 分布式系统环网拓扑 | 第35-36页 |
| 2.3.2 时间戳对同步精度的影响 | 第36-38页 |
| 2.3.3 全同步过程算法 | 第38-41页 |
| 2.3.4 自同步过程算法 | 第41-43页 |
| 第三章 高速环网通信协议与时钟同步程序实现 | 第43-56页 |
| 3.1 TCP/IP五层协议参考模型 | 第43-44页 |
| 3.2 基于UDP定制传输层协议 | 第44-45页 |
| 3.3 时钟同步报文包头与CRC校验设计 | 第45-54页 |
| 3.3.1 数据链路层MAC帧首部设计 | 第46-48页 |
| 3.3.2 网络层IP首部设计 | 第48-50页 |
| 3.3.3 传输层UDP首部设计 | 第50-52页 |
| 3.3.4 CRC校验推导与设计 | 第52-54页 |
| 3.4 环网高速通讯数据报文设计 | 第54-56页 |
| 第四章 高速环网系统站点设计方案 | 第56-68页 |
| 4.1 电力电子环网系统设计 | 第56-57页 |
| 4.2 通讯处理部分设计 | 第57-64页 |
| 4.2.1 FPGA与PHY芯片的连接 | 第59-60页 |
| 4.2.2 真双口RAM IP核的配置 | 第60-63页 |
| 4.2.3 时钟电路布局与设计 | 第63-64页 |
| 4.3 数据处理部分设计与功能实现 | 第64-68页 |
| 4.3.1 XINTF数据总线的配置 | 第65-66页 |
| 4.3.2 同步控制的DSP软件设计 | 第66-68页 |
| 第五章 实验验证与误差分析 | 第68-76页 |
| 5.1 实验系统介绍 | 第68-69页 |
| 5.2 分布式系统通讯功能验证 | 第69-71页 |
| 5.3 环网系统时钟同步功能验证 | 第71-74页 |
| 5.3.1 秒脉冲信号设置 | 第71-72页 |
| 5.3.2 时钟同步功能验证 | 第72-74页 |
| 5.4 系统误差分析与改进方法 | 第74-76页 |
| 第六章 总结和展望 | 第76-78页 |
| 6.1 论文工作总结 | 第76-77页 |
| 6.2 展望 | 第77-78页 |
| 参考文献 | 第78-82页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第82页 |
