| 摘要 | 第5-7页 |
| abstract | 第7-8页 |
| 第一章 绪论 | 第11-17页 |
| 1.1 研究背景 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-14页 |
| 1.3 本文的主要贡献与创新 | 第14-15页 |
| 1.4 本文结构安排 | 第15-17页 |
| 第二章 超高速采样技术方案分析及系统总体架构 | 第17-37页 |
| 2.1 超高速采集系统基本原理 | 第17-19页 |
| 2.2 采集系统并行架构方案的研究 | 第19-33页 |
| 2.2.1 多ADC多FPGA互连拓扑模型的分析与设计 | 第20-24页 |
| 2.2.2 多相时钟产生与分配方案的研究 | 第24-25页 |
| 2.2.3 宽带信号多路驱动模块方案的研究 | 第25-26页 |
| 2.2.4 基于模块化设计的多通道同步模型的分析 | 第26-33页 |
| 2.3 超高速TIADC系统的数据采集模块总体方案 | 第33-36页 |
| 2.4 本章小结 | 第36-37页 |
| 第三章 多ADC采样阵列的设计与实现 | 第37-75页 |
| 3.1 多ADC采样阵列及其外围电路的构建 | 第37-49页 |
| 3.1.1 低抖动多相采样时钟的设计 | 第37-43页 |
| 3.1.2 多ADC同步复位电路的设计 | 第43-45页 |
| 3.1.3 多ADC采样阵列供电系统的设计 | 第45-47页 |
| 3.1.4 多ADC采样阵列控制系统的设计 | 第47-49页 |
| 3.2 单ADC高速数据接收模块的设计 | 第49-56页 |
| 3.2.1 高速数据接收时钟方案的分析与设计 | 第49-52页 |
| 3.2.2 高速数据并行接收降速模块的设计 | 第52-56页 |
| 3.3 基于ADC测试模式的多ADC同步自校正方法 | 第56-74页 |
| 3.3.1 多ADC同步自校正总体方案的设计 | 第57-60页 |
| 3.3.2 单FPGA多时钟域的BUFR同步复位的自动校正方法 | 第60-66页 |
| 3.3.3 单ADC稳定复位的自动校正方法 | 第66-70页 |
| 3.3.4 多ADC同步复位的自动校正方法 | 第70-74页 |
| 3.4 本章小结 | 第74-75页 |
| 第四章 多FPGA阵列高速数据同步与波形重构模块的设计 | 第75-87页 |
| 4.1 多FPGA阵列及其外围电路的构建 | 第75-77页 |
| 4.1.1 高速数据处理时钟方案的分析与设计 | 第77页 |
| 4.2 多FPGA数据同步处理模块的设计 | 第77-83页 |
| 4.2.1 多FPGA实时存储同步的自动校正方法 | 第79-83页 |
| 4.3 多级FPGA间的源同步数据传输模块的设计 | 第83-84页 |
| 4.4 多通道数据拼合模块的设计 | 第84-86页 |
| 4.5 本章小结 | 第86-87页 |
| 第五章 系统调试与测试分析 | 第87-102页 |
| 5.1 采集模块的硬件调试与分析 | 第87-96页 |
| 5.1.1 高速模数混合电路的设计与调试分析 | 第87-88页 |
| 5.1.2 采集模块供电系统的调试与分析 | 第88-89页 |
| 5.1.3 多路驱动模块的调试与分析 | 第89-90页 |
| 5.1.4 多相采样时钟的调试与分析 | 第90-92页 |
| 5.1.5 并行采集系统数据同步的调试与分析 | 第92-96页 |
| 5.2 整机性能指标的测试验证与分析 | 第96-102页 |
| 5.2.1 系统最高实时采样率的测试与分析 | 第98-100页 |
| 5.2.2 通道间同步延迟的测试与分析 | 第100-101页 |
| 5.2.3 系统有效位数与信噪比的测试与分析 | 第101-102页 |
| 第六章 总结与展望 | 第102-104页 |
| 致谢 | 第104-105页 |
| 参考文献 | 第105-107页 |
| 附录 | 第107-109页 |
| 个人简历及研究成果 | 第109页 |
