| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 课题的意义 | 第9页 |
| 1.2 微处理器的国内外发展研究现状 | 第9-10页 |
| 1.3 课题研究内容 | 第10-11页 |
| 1.4 课题研究目标 | 第11页 |
| 1.5 文章架构 | 第11-13页 |
| 第二章 主要设计技术介绍 | 第13-17页 |
| 2.1 并行设计技术--流水线 | 第13页 |
| 2.2 课题设计流程 | 第13-16页 |
| 2.2.1 FPGA 设计流程 | 第13-14页 |
| 2.2.2 自顶向下设计 | 第14-15页 |
| 2.2.3 课题设计流程 | 第15-16页 |
| 2.3 本章小结 | 第16-17页 |
| 第三章 32 位微处理器指令体系设计 | 第17-23页 |
| 3.1 MIPS 指令集简介 | 第17-18页 |
| 3.1.1 MIPS 指令集的特点 | 第17页 |
| 3.1.2 MIPS 指令集格式 | 第17-18页 |
| 3.2 指令系统功能的设计 | 第18-20页 |
| 3.3 指令寻址方式 | 第20-21页 |
| 3.4 本章小结 | 第21-23页 |
| 第四章 32 位微处理器系统结构设计 | 第23-49页 |
| 4.1 32 位微处理器总体设计结构 | 第23页 |
| 4.2 微处理器五级流水线划分 | 第23-24页 |
| 4.3 取指令（IF）阶段设计 | 第24-28页 |
| 4.3.1 指令寄存器设计 | 第24-25页 |
| 4.3.2 程序计数器设计 | 第25-27页 |
| 4.3.3 地址计算器设计 | 第27-28页 |
| 4.3.4 取指令阶段模块结构 | 第28页 |
| 4.4 译码（ID）阶段设计 | 第28-34页 |
| 4.4.1 控制器设计 | 第29-32页 |
| 4.4.2 寄存器设计 | 第32-33页 |
| 4.4.3 数据选择器 mux_wrd 设计 | 第33-34页 |
| 4.4.4 译码阶段模块结构 | 第34页 |
| 4.5 执行阶段（EXE）设计 | 第34-42页 |
| 4.5.1 运算器设计 | 第35-40页 |
| 4.5.2 数据选择器 mux_alu1 与 mux_alu2 设计 | 第40-41页 |
| 4.5.3 执行阶段模块结构 | 第41-42页 |
| 4.6 访存阶段（MEM）设计 | 第42-43页 |
| 4.7 回写阶段（WB）设计 | 第43-45页 |
| 4.7.1 数据选择器 mux_a 设计 | 第43-44页 |
| 4.7.2 数据选择器 mux_pcalu 设计 | 第44页 |
| 4.7.3 回写阶段模块结构 | 第44-45页 |
| 4.8 32 位微处理器模块整合设计 | 第45-46页 |
| 4.9 流水线设计中的相关问题及解决办法 | 第46-48页 |
| 4.9.1 结构相关 | 第46-47页 |
| 4.9.2 数据相关 | 第47页 |
| 4.9.3 控制相关 | 第47-48页 |
| 4.10 本章小结 | 第48-49页 |
| 第五章 32 位微处理器 FPGA 验证 | 第49-55页 |
| 5.1 微处理器的验证工具 | 第49页 |
| 5.2 FPGA 验证 | 第49-53页 |
| 5.2.1 布局布线 | 第49-50页 |
| 5.2.2 时序仿真验证 | 第50-53页 |
| 5.3 本章小结 | 第53-55页 |
| 第六章 结论 | 第55-57页 |
| 参考文献 | 第57-59页 |
| 攻读学位期间所取得的相关科研成果 | 第59-61页 |
| 致谢 | 第61-62页 |