基于VPX平台的ISAR成像实时信号处理系统研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 ISAR成像算法的研究背景 | 第16-17页 |
| 1.2 ISAR成像处理机技术的研究背景 | 第17-18页 |
| 1.3 本文内容 | 第18-20页 |
| 第二章 ISAR成像算法原理 | 第20-30页 |
| 2.1 快行高速数字下变频 | 第20-23页 |
| 2.2 脉冲压缩 | 第23-26页 |
| 2.2.1 去斜采样下脉冲压缩 | 第23-24页 |
| 2.2.2 直接采样下脉冲压缩 | 第24-26页 |
| 2.3 包络对齐 | 第26-27页 |
| 2.4 自聚焦 | 第27-28页 |
| 2.5 方位成像 | 第28-30页 |
| 第三章 雷达信号处理机硬件设计 | 第30-44页 |
| 3.1 硬件系统分析 | 第30-32页 |
| 3.2 信号采集板 | 第32-35页 |
| 3.3 信号处理板 | 第35-38页 |
| 3.4 信号转接板 | 第38-41页 |
| 3.5 PCIe板 | 第41-44页 |
| 第四章 ISAR成像算法的FPGA实现 | 第44-68页 |
| 4.1 快行高速数字下变频的FPGA实现 | 第44-50页 |
| 4.1.1 串并转换模块 | 第46页 |
| 4.1.2 12 路快行FIR低通滤波器 | 第46-49页 |
| 4.1.3 数字下变频算法数据位宽控制 | 第49-50页 |
| 4.2 脉冲压缩的FPGA实现 | 第50-55页 |
| 4.2.1 去斜采样下脉冲压缩 | 第50-52页 |
| 4.2.2 直接采样下脉冲压缩 | 第52-55页 |
| 4.3 包络对齐的FPGA实现 | 第55-60页 |
| 4.4 自聚焦的FPGA实现 | 第60-67页 |
| 4.5 方位成像的FPGA实现 | 第67-68页 |
| 第五章 仿真与实验验证 | 第68-80页 |
| 5.1 快行高速数字下变频的FPGA实现结果分析 | 第68-70页 |
| 5.1.1 误差分析 | 第68-69页 |
| 5.1.2 资源消耗 | 第69-70页 |
| 5.1.3 时序分析 | 第70页 |
| 5.2 超大点数的FPGA实现结果分析 | 第70-73页 |
| 5.2.1 与DSP处理时间对比 | 第70-71页 |
| 5.2.2 误差分析 | 第71-72页 |
| 5.2.3 资源消耗 | 第72页 |
| 5.2.4 时序分析 | 第72-73页 |
| 5.3 ISAR成像算法的FPGA实现结果分析 | 第73-80页 |
| 5.3.1 误差分析 | 第73-77页 |
| 5.3.2 资源消耗 | 第77-78页 |
| 5.3.3 时序分析 | 第78-80页 |
| 第六章 总结与展望 | 第80-82页 |
| 6.1 总结 | 第80-81页 |
| 6.2 展望 | 第81-82页 |
| 参考文献 | 第82-84页 |
| 致谢 | 第84-86页 |
| 作者简介 | 第86-87页 |
