| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 引言 | 第10-12页 |
| 1 绪论 | 第12-19页 |
| 1.1 研究背景与意义 | 第12-14页 |
| 1.2 国内外研究现状 | 第14-16页 |
| 1.3 内容安排 | 第16-19页 |
| 2 基于CNFET的三值SRAM体系结构和多值逻辑理论研究 | 第19-29页 |
| 2.1 多值逻辑理论 | 第19-22页 |
| 2.1.1 三值格代数 | 第19页 |
| 2.1.2 开关—信号理论 | 第19-22页 |
| 2.2 CNFET结构特点 | 第22-27页 |
| 2.3 三值SRAM体系结构 | 第27-28页 |
| 2.4 本章小结 | 第28-29页 |
| 3 基于CNFET的单端口三值SRAM单元设计 | 第29-36页 |
| 3.1 三值反相器设计 | 第29-30页 |
| 3.2 单端口三值SRAM单元设计 | 第30-32页 |
| 3.3 计算机仿真与分析 | 第32-34页 |
| 3.3.1 静态噪声容限 | 第32-33页 |
| 3.3.2 延时与功耗 | 第33-34页 |
| 3.4 本章小结 | 第34-36页 |
| 4 基于CNFET的三值高效率地址译码器设计 | 第36-48页 |
| 4.1 三值门电路设计 | 第36-39页 |
| 4.2 三值地址译码器设计 | 第39-44页 |
| 4.2.1 1 线—3 线地址译码器 | 第39-40页 |
| 4.2.2 2 线—9 线地址译码器 | 第40-42页 |
| 4.2.3 4 线—81 线及n线—3n线地址译码器 | 第42-44页 |
| 4.3 计算机仿真与分析 | 第44-47页 |
| 4.3.1 工作波形及译码效率 | 第44-46页 |
| 4.3.2 延时及功耗 | 第46-47页 |
| 4.4 本章小结 | 第47-48页 |
| 5 基于CNFET的高速低功耗三值灵敏放大器设计 | 第48-55页 |
| 5.1 基于CNFET的三值灵敏放大器设计 | 第48-50页 |
| 5.2 计算机仿真与分析 | 第50-53页 |
| 5.2.1 工作波形、速度及功耗 | 第51-52页 |
| 5.2.2 芯片成品率及稳定性 | 第52-53页 |
| 5.3 本章小结 | 第53-55页 |
| 6 基于CNFET的高性能三值SRAM-PUF电路设计 | 第55-65页 |
| 6.1 PUF电路概述 | 第55-56页 |
| 6.2 基于CNFET的三值SRAM-PUF电路设计 | 第56-60页 |
| 6.2.1 失配分析 | 第56-58页 |
| 6.2.2 基于CNFET的三值SRAM-PUF单元 | 第58-59页 |
| 6.2.3 基于CNFET的三值n位SRAM-PUF电路 | 第59-60页 |
| 6.3 计算机仿真与分析 | 第60-64页 |
| 6.3.1 随机性 | 第60-62页 |
| 6.3.2 唯一性 | 第62-63页 |
| 6.3.3 工作速度 | 第63-64页 |
| 6.4 本章小结 | 第64-65页 |
| 7 结束语 | 第65-68页 |
| 7.1 本文工作小结 | 第65-67页 |
| 7.2 未来工作展望 | 第67-68页 |
| 参考文献 | 第68-73页 |
| 附录A | 第73-83页 |
| 在学研究成果 | 第83-85页 |
| 致谢 | 第85页 |
