| 摘要 | 第1-6页 |
| ABSTRACT | 第6-8页 |
| 目录 | 第8-10页 |
| 图目录 | 第10-12页 |
| 表目录 | 第12-13页 |
| 缩略词表 | 第13-14页 |
| 第一章 绪论 | 第14-20页 |
| ·研究背景与现状 | 第14-18页 |
| ·异构多核的研究背景与现状 | 第14-17页 |
| ·Turbo 并行译码器的研究背景和现状 | 第17-18页 |
| ·课题来源 | 第18页 |
| ·论文内容与安排 | 第18-20页 |
| 第二章 异构多核结构以及 TURBO 译码算法的介绍 | 第20-37页 |
| ·异构多核处理器 | 第20-22页 |
| ·TURBO 硬件加速器算法介绍 | 第22-36页 |
| ·TURBO 串行译码算法介绍 | 第22-29页 |
| ·TURBO 并行译码算法 | 第29-31页 |
| ·TURBO 并行译码算法的仿真性能 | 第31-36页 |
| ·本章小结 | 第36-37页 |
| 第三章 TURBO 码并行译码器的设计与实现 | 第37-58页 |
| ·Turbo 码译码流程及顶层架构 | 第37-39页 |
| ·Turbo 码译码流程 | 第37-38页 |
| ·Turbo 并行译码器顶层架构 | 第38-39页 |
| ·交织地址产生单元 | 第39-42页 |
| ·交织器的选取 | 第39页 |
| ·交织公式演进 | 第39-40页 |
| ·交织器的电路实现 | 第40-42页 |
| ·地址选择单元和控制单元 | 第42-44页 |
| ·地址选择单元 | 第42页 |
| ·控制单元 | 第42-44页 |
| ·译码单元 | 第44-53页 |
| ·SISO 子译码单元计算流程 | 第44-45页 |
| ·译码单元的设计 | 第45-53页 |
| ·TURBO 并行译码器的测试及性能分析 | 第53-57页 |
| ·Turbo 并行译码器的测试流程 | 第53-54页 |
| ·Turbo 并行译码器的资源消耗以及性能分析 | 第54-57页 |
| ·本章小结 | 第57-58页 |
| 第四章 多核计算节点的设计与实现 | 第58-70页 |
| ·多核计算节点的架构设计 | 第58-60页 |
| ·网络接口 | 第60-63页 |
| ·Injection 模块 | 第61-62页 |
| ·Ejection 模块 | 第62-63页 |
| ·异构多核处理单元 | 第63-66页 |
| ·异构多核处理单元的架构设计 | 第63-65页 |
| ·异构多核处理单元的处理流程 | 第65-66页 |
| ·基于 NOC 架构的计算节点的测试 | 第66-69页 |
| ·测试流程 | 第66-68页 |
| ·测试结果分析 | 第68-69页 |
| ·本章小结 | 第69-70页 |
| 第五章 总结与展望 | 第70-72页 |
| ·总结 | 第70页 |
| ·工作展望 | 第70-72页 |
| 致谢 | 第72-73页 |
| 参考文献 | 第73-76页 |