| 摘要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 第一章 绪论 | 第9-13页 |
| ·本论文的背景及研究意义 | 第9-10页 |
| ·国内外研究现状 | 第10-12页 |
| ·本论文的主要工作及目标 | 第12-13页 |
| 第二章 SerDes接口技术 | 第13-24页 |
| ·SerDes技术概述 | 第13-14页 |
| ·SerDes接口常用构架 | 第14-18页 |
| ·并行时钟SerDes | 第14-15页 |
| ·嵌入时钟SerDes | 第15-17页 |
| ·位交错SerDes | 第17页 |
| ·8b/10bSerDes | 第17-18页 |
| ·SerDes典型结构 | 第18-23页 |
| ·锁相环和频率合成器 | 第19-20页 |
| ·时钟数据恢复电路 | 第20-21页 |
| ·LVDS收发器 | 第21-22页 |
| ·伪随机码产生电路 | 第22-23页 |
| ·本章小结 | 第23-24页 |
| 第三章 8b/10b编解码电路设计 | 第24-42页 |
| ·8b/10b编码原理 | 第24-25页 |
| ·Verilog HDL硬件描述语言 | 第25-26页 |
| ·8b/10b编码器的实现 | 第26-32页 |
| ·8b/10b编码器的结构 | 第26-27页 |
| ·PRBSgen子模块实现 | 第27-28页 |
| ·encode子模块实现 | 第28-32页 |
| ·8b/10b 解码器的实现 | 第32-40页 |
| ·8b/10b解码器结构 | 第33-34页 |
| ·Comma_detect子模块的实现 | 第34-36页 |
| ·decode子模块的实现 | 第36-39页 |
| ·PRBSverify子模块的实现 | 第39-40页 |
| ·模块功能仿真 | 第40-41页 |
| ·本章小结 | 第41-42页 |
| 第四章 数字模块逻辑综合 | 第42-55页 |
| ·综合软件Synopsys Design CompilerTM介绍 | 第42-43页 |
| ·逻辑综合流程 | 第43-45页 |
| ·8b/10b编码模块逻辑综合 | 第45-51页 |
| ·编码模块综合实现 | 第45-50页 |
| ·编码模块综合结果分析 | 第50页 |
| ·编码模块综合后的门级电路 | 第50-51页 |
| ·8b/10b编码模块逻辑综合 | 第51-54页 |
| ·解码模块综合实现 | 第51页 |
| ·解码模块综合结果分析 | 第51-52页 |
| ·解码模块综合后的门级电路 | 第52-54页 |
| ·本章小结 | 第54-55页 |
| 第五章 全芯片数模混合仿真 | 第55-63页 |
| ·数模混合仿真简介 | 第55-56页 |
| ·仿真软件介绍 | 第56-57页 |
| ·Hsim仿真软件 | 第56页 |
| ·NC-Verilog仿真软件 | 第56-57页 |
| ·数模混合仿真环境的搭建 | 第57-59页 |
| ·激励文件 | 第57-58页 |
| ·混合仿真顶层网表 | 第58-59页 |
| ·环境参数的设置 | 第59页 |
| ·全芯片仿真结果分析 | 第59-62页 |
| ·编码模块仿真结果 | 第60-61页 |
| ·解码模块仿真结果 | 第61-62页 |
| ·本章小结 | 第62-63页 |
| 第六章 数字模块版图实现 | 第63-76页 |
| ·自动布局布线概述 | 第63-65页 |
| ·布局布线工具Astro简介 | 第65-66页 |
| ·编解码模块布局布线 | 第66-75页 |
| ·布局布线数据准备及初始化 | 第66-68页 |
| ·布局规划和电源规划 | 第68-70页 |
| ·布置以及优化 | 第70-71页 |
| ·时钟树综合和优化 | 第71-73页 |
| ·布线及其优化 | 第73-75页 |
| ·本章小结 | 第75-76页 |
| 第七章 结论 | 第76-77页 |
| 致谢 | 第77-78页 |
| 参考文献 | 第78-80页 |
| 攻硕期间取得的研究成果 | 第80-81页 |