基于FPGA的AES算法快速小面积实现
| 摘要 | 第1-4页 |
| ABSTRACT | 第4-7页 |
| 第一章 绪论 | 第7-11页 |
| ·信息安全发展简介 | 第7页 |
| ·本课题研究出发点 | 第7-8页 |
| ·研究方案的提出及意义 | 第8-9页 |
| ·论文主要结构和内容 | 第9-11页 |
| 第二章 AES 算法理论体系 | 第11-20页 |
| ·AES 算法的提出 | 第11页 |
| ·AES 算法安全性能分析 | 第11-12页 |
| ·AES 算法描述 | 第12-19页 |
| ·AES 算法整体结构 | 第12-14页 |
| ·AES 算法圈变换部分 | 第14-18页 |
| ·字节替换部分 | 第14-16页 |
| ·行移位部分 | 第16-17页 |
| ·列混合变换部分 | 第17-18页 |
| ·圈密钥加法部分 | 第18页 |
| ·AES 算法密钥扩展部分 | 第18-19页 |
| ·本章小结 | 第19-20页 |
| 第三章 AES 算法开发环境 | 第20-28页 |
| ·AES 算法开发的软件环境 | 第20-25页 |
| ·QuartusII 软件介绍 | 第20-22页 |
| ·Keil uVision 软件介绍 | 第22-23页 |
| ·Protel 99SE 软件介绍 | 第23-25页 |
| ·AES 算法开发的硬件环境 | 第25-27页 |
| ·Cyclone 系列FPGA 简介 | 第25-26页 |
| ·MCS-51 系列单片机简介 | 第26-27页 |
| ·本章小结 | 第27-28页 |
| 第四章 AES 算法设计实现 | 第28-51页 |
| ·AES 算法总体设计思路 | 第28-29页 |
| ·密钥扩展部分C 语言设计 | 第29-32页 |
| ·加解密部分VHDL 语言设计 | 第32-47页 |
| ·解密部分 | 第32-42页 |
| ·字节替换逆变换InvSubByte()设计 | 第33-35页 |
| ·行移位逆变换InvShiftRow()设计 | 第35-36页 |
| ·列混合逆变换InvMixColumns()设计 | 第36-38页 |
| ·圈密钥加法AddRoundKey()设计 | 第38页 |
| ·解密部分整体bdf 图 | 第38-40页 |
| ·密钥扩展数据在FPGA 中的存储 | 第40-41页 |
| ·解密算法仿真图 | 第41-42页 |
| ·加密部分 | 第42-43页 |
| ·共享密钥扩展模块的加解密算法设计 | 第43-47页 |
| ·密钥控制模块 | 第44页 |
| ·数据传输端口 | 第44-45页 |
| ·其它相关控制模块 | 第45页 |
| ·算法模块图 | 第45-47页 |
| ·结论分析 | 第47-49页 |
| ·FPGA 器件选型 | 第49-50页 |
| ·本章小结 | 第50-51页 |
| 第五章 AES 算法硬件开发电路设计 | 第51-58页 |
| ·硬件原理图设计 | 第51-54页 |
| ·硬件PCB 板图设计 | 第54-57页 |
| ·PCB 板布局布线的原则 | 第54-55页 |
| ·PCB 板图设计 | 第55-57页 |
| ·本章小结 | 第57-58页 |
| 第六章 AES 算法的硬件调试 | 第58-69页 |
| ·密钥扩展部分单片机调试 | 第58-61页 |
| ·C 代码的移植 | 第58-60页 |
| ·软硬件调试 | 第60-61页 |
| ·FPGA 一侧的加解密模块调试 | 第61-63页 |
| ·单片机与FPGA 之间通信调试 | 第63-69页 |
| 结束语 | 第69-70页 |
| 参考文献 | 第70-72页 |
| 发表论文和参加科研情况说明 | 第72-73页 |
| 致谢 | 第73页 |
