| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第1章 绪论 | 第11-15页 |
| 1.1 课题背景与意义 | 第11页 |
| 1.2 国内外研究现状 | 第11-12页 |
| 1.3 论文研究内容 | 第12-15页 |
| 第2章 基于PAM4信号的高速串行通信 | 第15-25页 |
| 2.1 高速串行通信系统常用码型 | 第15-17页 |
| 2.1.1 NRZ码 | 第15页 |
| 2.1.2 双二进制码（Doubinary） | 第15-16页 |
| 2.1.3 PAM4 | 第16页 |
| 2.1.4 PAM4信号在高速以太网和相干光通信中的应用 | 第16-17页 |
| 2.2 信道的非理想特性 | 第17-19页 |
| 2.2.1 频率相关损耗 | 第17-18页 |
| 2.2.2 反射 | 第18页 |
| 2.2.3 串扰 | 第18-19页 |
| 2.2.4 噪声 | 第19页 |
| 2.2.5 码间干扰 | 第19页 |
| 2.3 信道均衡与时钟恢复 | 第19-24页 |
| 2.3.1 均衡原理 | 第19-22页 |
| 2.3.2 时钟恢复原理 | 第22页 |
| 2.3.3 CDR的性能指标 | 第22-24页 |
| 2.4 本章小节 | 第24-25页 |
| 第3章 PAM4信号接收端电路结构设计 | 第25-37页 |
| 3.1 PAM4接收电路结构设计 | 第25-27页 |
| 3.1.1 基于ADC的PAM4接收电路 | 第25-26页 |
| 3.1.2 基于电平移位的PAM4接收电路 | 第26-27页 |
| 3.2 CDR电路结构分析 | 第27-30页 |
| 3.2.1 基于相位选择的CDR结构 | 第27-28页 |
| 3.2.2 基于PLL的CDR电路 | 第28-30页 |
| 3.2.3 基于DLL的CDR电路 | 第30页 |
| 3.3 PAM4高速串行链路的建模与仿真 | 第30-34页 |
| 3.3.1 PAM4传输链路IBIS-AMI模型的建立 | 第30-31页 |
| 3.3.2 ADS仿真 | 第31-33页 |
| 3.3.3 仿真结果分析 | 第33-34页 |
| 3.4 本章小节 | 第34-37页 |
| 第4章 40Gb/s PAM4信号接收端电路设计 | 第37-53页 |
| 4.1 总体结构 | 第37页 |
| 4.2 CTLE设计 | 第37-40页 |
| 4.2.1 并联电感峰化技术 | 第37-38页 |
| 4.2.2 源极电容退化技术 | 第38-40页 |
| 4.3 三电平判决器的设计 | 第40-43页 |
| 4.3.1 电平移位放大器设计 | 第40-41页 |
| 4.3.2 限幅放大器设计 | 第41-43页 |
| 4.4 时钟恢复电路设计 | 第43-49页 |
| 4.4.1 PLL型CDR电路的环路分析 | 第43-44页 |
| 4.4.2 鉴相器设计 | 第44-46页 |
| 4.4.3 V/I转换器及低通滤波器设计 | 第46-47页 |
| 4.4.4 压控振荡器设计 | 第47-49页 |
| 4.4.5 缓冲器设计 | 第49页 |
| 4.5 PAM4解码电路设计 | 第49-50页 |
| 4.6 系统前仿真 | 第50-52页 |
| 4.7 本章小节 | 第52-53页 |
| 第5章 PAM4信号接收端电路的版图设计及后仿真 | 第53-61页 |
| 5.1 版图设计要点 | 第53-54页 |
| 5.1.1 版图设计流程 | 第53页 |
| 5.1.2 版图设计注意事项 | 第53-54页 |
| 5.2 40Gb/s PAM4信号接收端电路版图 | 第54-56页 |
| 5.3 系统后仿真 | 第56-59页 |
| 5.4 本章小节 | 第59-61页 |
| 第6章 总结与展望 | 第61-63页 |
| 参考文献 | 第63-67页 |
| 攻读硕士学位期间发表的论文 | 第67-69页 |
| 致谢 | 第69页 |