10Gbps高速串行信号均衡及调理电路的设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-17页 |
| 第一章 绪论 | 第17-21页 |
| 1.1 课题背景 | 第17-18页 |
| 1.2 国内外现状 | 第18-19页 |
| 1.3 本文结构 | 第19-21页 |
| 第二章 信道及均衡原理 | 第21-31页 |
| 2.1 信道特性 | 第21-24页 |
| 2.1.1 高频损耗 | 第21-22页 |
| 2.1.2 反射 | 第22页 |
| 2.1.3 串扰 | 第22-23页 |
| 2.1.4 噪声 | 第23页 |
| 2.1.5 码间干扰 | 第23-24页 |
| 2.2 通信系统性能指标 | 第24-26页 |
| 2.2.1 眼图 | 第24-25页 |
| 2.2.2 误码率 | 第25页 |
| 2.2.3 抖动 | 第25-26页 |
| 2.2.4 信噪比 | 第26页 |
| 2.3 高速串行系统中的均衡器 | 第26-30页 |
| 2.3.1 发送端预加重电路 | 第26-27页 |
| 2.3.2 模拟均衡器 | 第27-28页 |
| 2.3.3 前馈均衡器 | 第28页 |
| 2.3.4 判决反馈均衡器 | 第28-30页 |
| 2.4 本章小结 | 第30-31页 |
| 第三章 均衡器及RX前端调理电路的设计 | 第31-47页 |
| 3.1 概述 | 第31页 |
| 3.2 接收器RX中幅度检测(LOS)模块的设计 | 第31-37页 |
| 3.2.1 LOS模块整体设计 | 第31-32页 |
| 3.2.2 OSC模块的设计 | 第32-33页 |
| 3.2.3 开关采样电路的设计 | 第33-35页 |
| 3.2.4 比较器的设计 | 第35-36页 |
| 3.2.5 参考电平生成电路的设计 | 第36-37页 |
| 3.3 CTLE电路设计 | 第37-41页 |
| 3.3.1 CTLE模块设计 | 第37-38页 |
| 3.3.2 Boost模块电路设计 | 第38-41页 |
| 3.4 DFE模块设计 | 第41-46页 |
| 3.4.1 判决反馈均衡器设计 | 第41-42页 |
| 3.4.2 单差分灵敏放大器设计 | 第42-43页 |
| 3.4.3 加法器设计 | 第43-44页 |
| 3.4.4 基于TSPC结构的D触发器设计 | 第44页 |
| 3.4.5 八位R2RDAC的结构设计 | 第44-46页 |
| 3.4.6 S2D模块的设计 | 第46页 |
| 3.5 本章小结 | 第46-47页 |
| 第四章 均衡器电路模块仿真 | 第47-77页 |
| 4.1 概述 | 第47-48页 |
| 4.2 LOS模块仿真 | 第48-61页 |
| 4.2.1 LOS模块整体仿真 | 第48-55页 |
| 4.2.2 OSC模块的仿真 | 第55-57页 |
| 4.2.3 Voff控制模块 | 第57-61页 |
| 4.3 CTLE仿真 | 第61-66页 |
| 4.3.1 CTLE电路整体仿真 | 第61-65页 |
| 4.3.2 Boost模块仿真 | 第65-66页 |
| 4.4 DFE仿真 | 第66-76页 |
| 4.4.1 DFE整体的仿真 | 第66-69页 |
| 4.4.2 S2D模块的仿真 | 第69-72页 |
| 4.4.3 Slicer的仿真 | 第72-74页 |
| 4.4.4 CTLE和DFE整体仿真 | 第74-76页 |
| 4.5 本章小结 | 第76-77页 |
| 第五章 版图设计 | 第77-81页 |
| 5.1 CMOS集成电路的工艺特点 | 第77页 |
| 5.2 版图设计 | 第77-79页 |
| 5.2.1 版图设计中可能遇到的问题 | 第77-78页 |
| 5.2.2 版图设计规则和技巧 | 第78-79页 |
| 5.2.3 整体版图 | 第79页 |
| 5.3 本章小结 | 第79-81页 |
| 第六章 总结与展望 | 第81-83页 |
| 参考文献 | 第83-85页 |
| 致谢 | 第85-87页 |
| 作者简介 | 第87-88页 |
