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基于CMOS工艺的分数锁相环频率综合器关键技术研究

摘要第6-7页
ABSTRACT第7-8页
符号对照表第12-13页
缩略语对照表第13-16页
第一章 绪论第16-22页
    1.1 研究背景第16-17页
    1.2 频率综合器研究现状第17-19页
    1.3 主要研究内容第19-20页
    1.4 设计主要难题第20-21页
    1.5 论文的章节结构第21-22页
第二章 锁相环频率综合器系统架构及设计第22-38页
    2.1 锁相环系统架构及参数指标第22-26页
        2.1.1 锁相环的基本工作原理第22-24页
        2.1.2 锁相环的参数指标第24-26页
    2.2 锁相环的线性模型第26-29页
        2.2.1 系统线性模型前提条件第26-27页
        2.2.2 电荷泵、压控振荡器及分频器模块的s域模型第27页
        2.2.3 环路滤波器s域模型第27-29页
    2.3 系统稳定性和噪声分析第29-36页
        2.3.1 瞬态响应和稳定性第31-33页
        2.3.2 系统噪声源及传递函数第33-35页
        2.3.3 ΔΣ调制器噪声第35-36页
    2.4 本章小结第36-38页
第三章 前馈通路模块设计与实现第38-62页
    3.1 系统性能和模块参数第38-39页
    3.2 鉴频鉴相器和电荷泵设计与实现第39-47页
        3.2.1 PFD工作原理及性能指标第39-40页
        3.2.2 PFD设计细节及分析第40-41页
        3.2.3 CP工作原理及性能指标第41-42页
        3.2.4 CP基本结构和非理想因素第42-43页
        3.2.5 CP设计细节及分析第43-46页
        3.2.6 PFD和CP级联模块仿真第46-47页
    3.3 环路滤波器设置第47-48页
    3.4 VCO模块的设计与实现第48-60页
        3.4.1 VCO常见类型及原理第49-53页
        3.4.2 VCO设计思路及分析第53-55页
        3.4.3 VCO噪声模型第55-56页
        3.4.4 VCO结构和设计细节第56-57页
        3.4.5 VCO仿真结果第57-60页
    3.5 本章小结第60-62页
第四章 分频器模块设计与实现第62-72页
    4.1 预模四分频器第62-64页
    4.2 可编程分频器第64-67页
        4.2.1 双模预分频器第64-66页
        4.2.2 可编程吞咽脉冲计数器第66-67页
    4.3 数字ΔΣ调制器第67-70页
        4.3.1 三阶MASH1-1-1结构第67-69页
        4.3.2 高阶多比特结构第69-70页
    4.4 小数分频模块总体第70-71页
    4.5 本章小结第71-72页
第五章 小数分频锁相环的实现与仿真结果第72-78页
    5.1 射频版图绘制第72-74页
    5.2 系统各模块版图实现第74-75页
    5.3 系统后仿结果第75-78页
第六章 总结与展望第78-80页
    6.1 本设计总结第78页
    6.2 行业方向及展望第78-80页
参考文献第80-84页
致谢第84-86页
作者简介第86-87页

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