基于FPGA的战术数据链底层链路的设计与实现
| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 课题研究的背景和意义 | 第10-11页 |
| 1.1.1 背景 | 第10页 |
| 1.1.2 意义 | 第10-11页 |
| 1.2 论文的主要工作 | 第11页 |
| 1.3 论文的结构安排 | 第11-14页 |
| 第二章 战术数据链底层链路综述 | 第14-20页 |
| 2.1 战术数据链系统概述 | 第14-15页 |
| 2.2 战术数据链底层链路关键技术研究 | 第15-17页 |
| 2.2.1 战术数据链跳频系统概述 | 第15-16页 |
| 2.2.2 直接序列扩频技术概述 | 第16-17页 |
| 2.3 系统硬件构架设计 | 第17-19页 |
| 2.4 本章小结 | 第19-20页 |
| 第三章 跳频发射机的设计与实现 | 第20-42页 |
| 3.1 时钟管理芯片LMK04806 | 第21-22页 |
| 3.2 时钟管理与复位 | 第22-24页 |
| 3.2.1 时钟管理 | 第22-23页 |
| 3.2.2 系统复位 | 第23-24页 |
| 3.3 数字调制模块 | 第24-28页 |
| 3.3.1 CCSK编码、串并转换 | 第24-25页 |
| 3.3.2 MSK设计 | 第25-27页 |
| 3.3.3 插值滤波 | 第27-28页 |
| 3.4 DAC控制 | 第28-33页 |
| 3.4.1 AD9957 SPI与数据端口配置 | 第29-30页 |
| 3.4.2 AD9957工作寄存器配置 | 第30-31页 |
| 3.4.3 AD9957工作寄存器跳频控制 | 第31页 |
| 3.4.4 SPI串行总线的设计与实现 | 第31-33页 |
| 3.4.5 DAC芯片插值滤波器组 | 第33页 |
| 3.5 跳频控制方案 | 第33-35页 |
| 3.5.1 跳频频点与速率控制 | 第33-35页 |
| 3.5.2 射频混频器概述 | 第35页 |
| 3.6 DSP-FPGA串行数据接口 | 第35-40页 |
| 3.6.1 McBSP | 第36-38页 |
| 3.6.2 DSP-FPGA数据包传输协议 | 第38-39页 |
| 3.6.3 乒乓存储器 | 第39-40页 |
| 3.7 本章小结 | 第40-42页 |
| 第四章 跳频接收机的设计与实现 | 第42-60页 |
| 4.1 LTC2158的SPI与数据端口配置 | 第43页 |
| 4.2 跨时钟域处理与ADC采样数据缓冲 | 第43-47页 |
| 4.2.1 跨时钟域处理 | 第43-46页 |
| 4.2.2 数据缓冲器 | 第46-47页 |
| 4.3 ADC数字修正 | 第47-48页 |
| 4.3.1 ADC直流校正 | 第47-48页 |
| 4.3.2 ADC峰-峰值检测与自适应数字放大器 | 第48页 |
| 4.4 数字解调模块 | 第48-52页 |
| 4.4.1 接收端FPGA设计概述 | 第48-49页 |
| 4.4.2 多路选择器 | 第49-50页 |
| 4.4.3 四路数字降频模块 | 第50-51页 |
| 4.4.4 四路八通道抽取与补偿滤波器 | 第51页 |
| 4.4.5 四路DMSK差分解调 | 第51-52页 |
| 4.5 数据解扩 | 第52-55页 |
| 4.5.1 跳频同步概述 | 第52-53页 |
| 4.5.2 同步段控制状态机 | 第53-54页 |
| 4.5.3 同步段延迟计算、串并转换 | 第54页 |
| 4.5.4 CCSK解扩 | 第54-55页 |
| 4.6 可测试性设计 | 第55-58页 |
| 4.6.1 UART接口 | 第55-56页 |
| 4.6.2 嵌入式逻辑分析仪 | 第56-57页 |
| 4.6.3 时隙序号计算与存储检测 | 第57-58页 |
| 4.7 本章小结 | 第58-60页 |
| 第五章 系统验证及结论 | 第60-70页 |
| 5.1 验证方案 | 第60页 |
| 5.2 验证结果及分析 | 第60-67页 |
| 5.3 本章小结 | 第67-70页 |
| 第六章 总结和展望 | 第70-72页 |
| 6.1 论文工作总结 | 第70页 |
| 6.2 论文工作展望 | 第70-72页 |
| 参考文献 | 第72-74页 |
| 致谢 | 第74页 |
