| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-12页 |
| 1.1 课题研究背景及意义 | 第8页 |
| 1.2 调制解调模块的研究现状 | 第8-9页 |
| 1.3 本文的主要工作及章节安排 | 第9-12页 |
| 第二章 调制解调模块的基本理论 | 第12-24页 |
| 2.1 调制模块的基本结构 | 第12-13页 |
| 2.1.1 超外差结构 | 第12页 |
| 2.1.2 零中频结构 | 第12-13页 |
| 2.1.3 数字中频结构 | 第13页 |
| 2.2 解调模块的基本结构 | 第13-17页 |
| 2.2.1 超外差结构 | 第14页 |
| 2.2.2 零中频结构 | 第14-16页 |
| 2.2.3 数字中频结构 | 第16-17页 |
| 2.3 调制解调模块的主要技术指标 | 第17-21页 |
| 2.3.1 误差向量幅度EVM | 第17-19页 |
| 2.3.2 本振相位噪声和杂散 | 第19-20页 |
| 2.3.3 噪声系数 | 第20页 |
| 2.3.4 无杂散动态范围 | 第20-21页 |
| 2.3.5 相邻信道泄漏比 | 第21页 |
| 2.4 调制解调模块数字基带转换的相关理论及参数指标 | 第21-23页 |
| 2.4.1 数模转换模块 | 第21-22页 |
| 2.4.2 模数转换模块 | 第22-23页 |
| 2.5 本章小结 | 第23-24页 |
| 第三章 零中频数字接口调制解调模块系统结构设计 | 第24-28页 |
| 3.1 系统框架与结构的综合考虑和选择 | 第24-25页 |
| 3.2 工作频段与器件选型 | 第25-26页 |
| 3.3 零中频数字接口调制解调模块链路预算 | 第26-27页 |
| 3.4 系统技术指标 | 第27页 |
| 3.5 本章小结 | 第27-28页 |
| 第四章 零中频数字接口调制解调模块中子模块电路设计 | 第28-54页 |
| 4.1 调制链路模块设计 | 第28-33页 |
| 4.1.1 数模转换模块设计 | 第28-30页 |
| 4.1.2 上变频混频器模块设计 | 第30-31页 |
| 4.1.3 数模转换器和上变频器接口电路设计 | 第31-33页 |
| 4.2 解调链路模块设计 | 第33-38页 |
| 4.2.1 模数转换模块的设计 | 第33-36页 |
| 4.2.2 下变频混频器及基带放大模块的设计 | 第36-38页 |
| 4.3 采样时钟分配模块设计 | 第38-46页 |
| 4.3.1 采样时钟分配模块电路设计 | 第38-45页 |
| 4.3.2 采样时钟分配模块环路滤波器设计与仿真 | 第45-46页 |
| 4.4 锁相频率本振源模块设计 | 第46-51页 |
| 4.4.1 锁相本振源模块电路设计 | 第46-50页 |
| 4.4.2 锁相环环路滤波器设计与仿真 | 第50-51页 |
| 4.5 基带控制模块及FPGA数据模块设计 | 第51-52页 |
| 4.5.1 基带控制模块 | 第51页 |
| 4.5.2 FPGA数据模块 | 第51-52页 |
| 4.6 本章小节 | 第52-54页 |
| 第五章 零中频数字接口调制解调模块系统测试与分析 | 第54-68页 |
| 5.1 调制链路性能测试与分析 | 第54-59页 |
| 5.1.1 调制链路EVM测试与分析 | 第54-57页 |
| 5.1.2 调制链路ACLR测试与分析 | 第57-59页 |
| 5.2 解调链路性能测试与分析 | 第59-61页 |
| 5.2.1 解调链路单音信号测试与分析 | 第59-61页 |
| 5.3 整体链路性能测试与分析 | 第61-66页 |
| 5.3.1 整体链路EVM测试与分析 | 第61-64页 |
| 5.3.2 不同输入信号功率下EVM测试与分析 | 第64-66页 |
| 5.4 本章小节 | 第66-68页 |
| 总结和展望 | 第68-70页 |
| 致谢 | 第70-72页 |
| 参考文献 | 第72-74页 |
| 作者简介 | 第74页 |