| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第11-17页 |
| 1.1 研究背景和选题意义 | 第11-12页 |
| 1.2 国内外研究现状及发展趋势 | 第12-15页 |
| 1.2.1 数字通信与编码理论 | 第12-13页 |
| 1.2.2 LDPC码的研究现状及发展趋势 | 第13-14页 |
| 1.2.3 并行计算的研究现状及发展趋势 | 第14-15页 |
| 1.3 本文的主要工作 | 第15-16页 |
| 1.4 论文结构安排 | 第16页 |
| 1.5 本章小结 | 第16-17页 |
| 第2章 LDPC码与GPU通用计算相关理论 | 第17-31页 |
| 2.1 数字通信基础与信道编码定理 | 第17-22页 |
| 2.1.1 纠错码 | 第18-20页 |
| 2.1.2 线性分组码 | 第20-22页 |
| 2.2 LDPC码 | 第22-24页 |
| 2.3 GPU通用计算与CUDA平台 | 第24-29页 |
| 2.3.1 GPU通用计算 | 第24-26页 |
| 2.3.2 CUDA平台中多线程的管理方式 | 第26-27页 |
| 2.3.3 CUDA平台的存储器模型 | 第27-28页 |
| 2.3.4 CUDA编程模型 | 第28-29页 |
| 2.4 实验平台介绍 | 第29页 |
| 2.5 本章小结 | 第29-31页 |
| 第3章 LDPC码译码算法与分析 | 第31-45页 |
| 3.1 硬判决译码算法 | 第31-33页 |
| 3.1.1 比特翻转算法（BF） | 第31-32页 |
| 3.1.2 加权比特翻转算法（WBF） | 第32-33页 |
| 3.2 软判决译码算法 | 第33-40页 |
| 3.2.1 置信传播算法（Belief Propagation，BP） | 第33-36页 |
| 3.2.2 TDMP译码算法 | 第36-38页 |
| 3.2.3 最小和算法（Min Sum） | 第38页 |
| 3.2.4 单最小值最小和算法(Single-Minimum Min-Sum,SMMS) | 第38页 |
| 3.2.5 基于迭代可靠性的译码算法（OSD-BP） | 第38-40页 |
| 3.3 译码算法的性能分析 | 第40-44页 |
| 3.3.1 译码算法耗时比较 | 第40-41页 |
| 3.3.2 译码算法误比特率比较 | 第41-42页 |
| 3.3.3 并行化的可行性分析 | 第42-44页 |
| 3.4 本章小结 | 第44-45页 |
| 第4章 LDPC码BP译码算法的优化 | 第45-55页 |
| 4.1 IEEE802.16e标准中的LDPC码 | 第45-47页 |
| 4.1.1 校验矩阵的结构 | 第45-46页 |
| 4.1.2 IEEE 802.16e标准中LDPC码的性能实验 | 第46-47页 |
| 4.2 加性高斯白噪声的添加 | 第47-48页 |
| 4.3 BP译码算法的优化 | 第48-50页 |
| 4.3.1 标准BP译码算法 | 第48-49页 |
| 4.3.2 对数似然比BP译码算法 | 第49-50页 |
| 4.4 计算复杂度分析 | 第50-51页 |
| 4.5 实验分析 | 第51-54页 |
| 4.6 本章小结 | 第54-55页 |
| 第5章 LDPC码BP译码算法的并行化 | 第55-67页 |
| 5.1 BP译码算法的并行模型 | 第55-57页 |
| 5.2 并行加速策略 | 第57-59页 |
| 5.2.1 合并访问优化 | 第57-58页 |
| 5.2.2 共享存储器优化 | 第58-59页 |
| 5.3 基于CUDA平台的实现 | 第59-61页 |
| 5.4 性能分析 | 第61-65页 |
| 5.5 本章小结 | 第65-67页 |
| 总结与展望 | 第67-69页 |
| 参考文献 | 第69-73页 |
| 攻读硕士学位期间发表论文 | 第73-75页 |
| 致谢 | 第75-76页 |
| 详细摘要 | 第76-80页 |
