| 摘要 | 第5-6页 |
| abstract | 第6页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 研究背景及意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 主要工作及创新点 | 第11-12页 |
| 1.4 论文组织结构 | 第12-13页 |
| 第二章 模数转换器概述 | 第13-28页 |
| 2.1 模数转换器基本原理 | 第13页 |
| 2.2 ADC的主要性能参数 | 第13-17页 |
| 2.2.1 静态参数 | 第13-16页 |
| 2.2.2 动态参数 | 第16-17页 |
| 2.3 ADC基本结构介绍 | 第17-27页 |
| 2.4 本章小结 | 第27-28页 |
| 第三章 8位 1GSPS SAR ADC架构分析及建模 | 第28-49页 |
| 3.1 传统SAR ADC的工作原理 | 第28-31页 |
| 3.2 高速 2b/cycle SAR ADC的架构分析 | 第31-42页 |
| 3.2.1 高速 2b/cycle SAR ADC架构的提出 | 第31-34页 |
| 3.2.2 高速 2b/cyclE SAR ADC的量化过程 | 第34-42页 |
| 3.2.2.1 参考DAC（REF-DAC）的工作原理 | 第34-37页 |
| 3.2.2.2 高速 2b/cycle SAR ADC的量化过程 | 第37-42页 |
| 3.3 高速 2b/cycle SAR ADC非理想因素分析及系统MATLAB建模 | 第42-48页 |
| 3.3.1 高速 2b/cycle SAR ADC行为级建模 | 第42-46页 |
| 3.3.2 非理想因素的分析 | 第46-48页 |
| 3.3.2.1 比较器的失调电压 | 第46页 |
| 3.3.2.2 DAC电容阵列的工艺失配 | 第46-47页 |
| 3.3.2.3 DAC电容阵列的噪声KT/C | 第47-48页 |
| 3.3.2.4 比较器的噪声 | 第48页 |
| 3.4 本章小结 | 第48-49页 |
| 第四章 8位 1GSPS SAR ADC电路设计及仿真 | 第49-65页 |
| 4.1 基于上极板采样的Split-Capacity DAC分析与设计 | 第49-52页 |
| 4.2 栅压自举采样开关的设计 | 第52-54页 |
| 4.3 比较器电路的设计 | 第54-56页 |
| 4.3.1 比较器的电路设计 | 第54-55页 |
| 4.3.2 译码电路 | 第55-56页 |
| 4.4 时序逻辑电路的设计 | 第56-60页 |
| 4.4.1 新型SAR逻辑电路的设计 | 第56-60页 |
| 4.4.2 比较器控制逻辑电路 | 第60页 |
| 4.5 8位 1GSPS SAR ADC系统仿真 | 第60-64页 |
| 4.5.1 栅压自举开关的仿真结果 | 第60-61页 |
| 4.5.2 比较器控制逻辑的仿真结果 | 第61-62页 |
| 4.5.3 SAR逻辑电路的仿真结果 | 第62页 |
| 4.5.4 系统性能的仿真结果 | 第62-63页 |
| 4.5.5 系统整体功耗的仿真结果 | 第63-64页 |
| 4.6 本章小结 | 第64-65页 |
| 第五章 结论 | 第65-67页 |
| 5.1 本文主要工作和贡献 | 第65页 |
| 5.2 后续工作展望 | 第65-67页 |
| 致谢 | 第67-68页 |
| 参考文献 | 第68-71页 |
| 攻读硕士学位期间取得的成果 | 第71-72页 |
