| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 缩略词表 | 第14-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 研究背景及意义 | 第15-16页 |
| 1.2 论文主要工作及贡献 | 第16-17页 |
| 1.3 论文结构及内容安排 | 第17-19页 |
| 第二章 研究现状 | 第19-30页 |
| 2.1 引言 | 第19页 |
| 2.2 双工技术研究现状 | 第19-21页 |
| 2.3 自干扰抑制技术研究现状 | 第21-27页 |
| 2.3.1 天线自干扰抑制 | 第21-23页 |
| 2.3.2 射频域自干扰抑制 | 第23-25页 |
| 2.3.3 数字域自干扰抑制 | 第25-27页 |
| 2.4 同时同频全双工验证现状 | 第27-28页 |
| 2.5 射频全双工技术问题与挑战 | 第28-29页 |
| 2.6 小结 | 第29-30页 |
| 第三章 全双工基站射频自干扰抑制电路需求与分析 | 第30-45页 |
| 3.1 引言 | 第30页 |
| 3.2 射频自干扰抑制能力分析 | 第30-41页 |
| 3.2.1 传输时延误差分析 | 第32-33页 |
| 3.2.2 相位误差分析 | 第33-35页 |
| 3.2.3 幅度误差分析 | 第35-36页 |
| 3.2.4 自干扰信号功率影响 | 第36-38页 |
| 3.2.5 重建支路数影响 | 第38页 |
| 3.2.6 驻波比影响 | 第38-39页 |
| 3.2.7 对接收机灵敏度影响 | 第39-41页 |
| 3.3 射频自干扰抑制电路指标分析 | 第41-43页 |
| 3.3.1 工作频率范围 | 第41页 |
| 3.3.2 输入功率和带内波动 | 第41-42页 |
| 3.3.3 幅度和相位精度 | 第42页 |
| 3.3.4 输出功率和功率检测范围 | 第42页 |
| 3.3.5 重建支路数 | 第42页 |
| 3.3.6 电路技术指标 | 第42-43页 |
| 3.4 两发两收全双工基站结构 | 第43-44页 |
| 3.5 小结 | 第44-45页 |
| 第四章 全双工基站射频自干扰抑制电路方案设计与实现 | 第45-65页 |
| 4.1 引言 | 第45页 |
| 4.2 射频自干扰抑制电路方案设计 | 第45-50页 |
| 4.2.1 收发通道方案 | 第46页 |
| 4.2.2 干扰重建通道方案 | 第46-48页 |
| 4.2.3 功率检测模块方案 | 第48-49页 |
| 4.2.4 控制模块方案 | 第49-50页 |
| 4.3 射频自干扰抑制电路实现 | 第50-62页 |
| 4.3.1 干扰重建通道实现 | 第50-58页 |
| 4.3.2 功率检测模块实现 | 第58-60页 |
| 4.3.3 控制模块实现 | 第60页 |
| 4.3.4 电源功耗预算 | 第60-61页 |
| 4.3.5 射频干扰抵消算法 | 第61-62页 |
| 4.4 整体PCB布局 | 第62-64页 |
| 4.5 小结 | 第64-65页 |
| 第五章 全双工基站射频自干扰抑制电路测试与验证 | 第65-81页 |
| 5.1 引言 | 第65页 |
| 5.2 测试场景及平台搭建 | 第65-66页 |
| 5.3 关键指标测试与分析 | 第66-80页 |
| 5.3.1 幅度测试 | 第66-70页 |
| 5.3.2 相位测试 | 第70-74页 |
| 5.3.3 带内波动测试 | 第74-75页 |
| 5.3.4 时延测试 | 第75-76页 |
| 5.3.5 功率检波测试 | 第76-78页 |
| 5.3.6 射频自干扰抑制能力测试 | 第78-80页 |
| 5.4 小结 | 第80-81页 |
| 第六章 结束语 | 第81-82页 |
| 6.1 论文总结及贡献 | 第81页 |
| 6.2 下一步工作的建议 | 第81-82页 |
| 致谢 | 第82-83页 |
| 参考文献 | 第83-87页 |
| 个人简历 | 第87-88页 |
| 攻读硕士学位期间的研究成果 | 第88-89页 |
| 附件 | 第89-91页 |