基于多核DSP的导控一体化弹载计算机设计
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第10-15页 |
| 1.1 课题背景及研究意义 | 第10-11页 |
| 1.1.1 课题背景 | 第10页 |
| 1.1.2 课题研究意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-13页 |
| 1.2.1 弹载计算机研究概况 | 第11-13页 |
| 1.2.2 制导控制一体化 | 第13页 |
| 1.3 论文研究内容与章节安排 | 第13-15页 |
| 第2章 导控一体化弹载计算机体系设计 | 第15-31页 |
| 2.1 弹载计算机特点 | 第15-16页 |
| 2.2 弹载计算机设计流程 | 第16-19页 |
| 2.2.1 弹载计算机功能需求分析 | 第17-18页 |
| 2.2.2 弹载计算机性能指标 | 第18-19页 |
| 2.3 多核DSP+FPGA主从结构方案 | 第19-20页 |
| 2.4 处理器选型 | 第20-23页 |
| 2.4.1 DSP选型 | 第20-22页 |
| 2.4.2 FPGA选型 | 第22-23页 |
| 2.5 主从处理器互连方案 | 第23-29页 |
| 2.5.1 通过SRIO互连方案 | 第24-25页 |
| 2.5.2 通过GPIO互连方案 | 第25-26页 |
| 2.5.3 DDR3互连方案 | 第26-28页 |
| 2.5.4 EMIF加双口RAM互连方案 | 第28-29页 |
| 2.6 FPGA对外接口设计方案 | 第29-30页 |
| 2.7 本章小结 | 第30-31页 |
| 第3章 弹载计算机硬件设计方案 | 第31-53页 |
| 3.1 弹载计算机整体结构 | 第31-32页 |
| 3.2 电源模块实现 | 第32-36页 |
| 3.2.1 供电设计 | 第32-35页 |
| 3.2.2 多核DSP上电顺序设计 | 第35-36页 |
| 3.3 主处理器模块设计 | 第36-47页 |
| 3.3.1 DSP时钟电路 | 第37-38页 |
| 3.3.2 复位管理电路 | 第38页 |
| 3.3.3 下载调试电路 | 第38-40页 |
| 3.3.4 程序存储器电路 | 第40-41页 |
| 3.3.5 数据存储器电路 | 第41-45页 |
| 3.3.6 双口RAM电路 | 第45-46页 |
| 3.3.7 IMU模块电路 | 第46-47页 |
| 3.4 协处理器模块设计 | 第47-48页 |
| 3.5 输入输出模块设计 | 第48-52页 |
| 3.5.1 开关量接口电路 | 第49-50页 |
| 3.5.2 串行通信接口电路 | 第50-51页 |
| 3.5.3 模拟接口电路 | 第51-52页 |
| 3.6 本章小结 | 第52-53页 |
| 第4章 弹载计算机软件设计方案 | 第53-75页 |
| 4.1 弹载计算机软件设计概述 | 第53-54页 |
| 4.1.1 软件设计要求与特点 | 第53页 |
| 4.1.2 弹载计算机工作时序 | 第53-54页 |
| 4.1.3 弹载计算机软件架构 | 第54页 |
| 4.2 多核DSP驱动程序设计 | 第54-59页 |
| 4.2.1 上电boot设计 | 第54-56页 |
| 4.2.2 系统配置初始化 | 第56-59页 |
| 4.3 多核数据通信设计 | 第59-66页 |
| 4.3.1 多核DSP片内存储架构 | 第59-60页 |
| 4.3.2 基于DMA数据传输方案 | 第60-61页 |
| 4.3.3 基于DMA数据传输方案验证 | 第61-65页 |
| 4.3.4 主处理器数据通信方案设计 | 第65-66页 |
| 4.4 核间同步通信方案设计 | 第66-69页 |
| 4.4.1 同步变量监测模式 | 第67页 |
| 4.4.2 核间中断模式 | 第67-68页 |
| 4.4.3 核间中断测试 | 第68-69页 |
| 4.5 多核任务并行化处理研究 | 第69-73页 |
| 4.5.1 数据流模式 | 第69-70页 |
| 4.5.2 主从模式 | 第70-71页 |
| 4.5.3 内核软件功能设计 | 第71-73页 |
| 4.6 本章小结 | 第73-75页 |
| 总结和展望 | 第75-77页 |
| 1 论文工作总结 | 第75-76页 |
| 2 工作展望 | 第76-77页 |
| 参考文献 | 第77-80页 |
| 攻读学位期间发表论文与研究成果清单 | 第80-81页 |
| 致谢 | 第81页 |
