基于FPGA及以太网技术的100G接口板设计
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 1 绪论 | 第7-12页 |
| ·课题研究的背景及意义 | 第7-9页 |
| ·国内外研究现状 | 第9-11页 |
| ·论文的主要内容和结构安排 | 第11-12页 |
| 2 系统设计基础 | 第12-18页 |
| ·路由器基础 | 第12-15页 |
| ·路由器定义 | 第12页 |
| ·路由器分类 | 第12-13页 |
| ·路由器体系结构发展 | 第13-15页 |
| ·FPGA设计基础 | 第15-18页 |
| ·FPGA设计特点 | 第16页 |
| ·FPGA芯片选型 | 第16-18页 |
| 3 系统硬件实现 | 第18-42页 |
| ·系统硬件方案 | 第18-19页 |
| ·MPU模块设计 | 第19-25页 |
| ·MPU模块架构 | 第19页 |
| ·CPU与DDR3接口 | 第19-22页 |
| ·CPU的LOCALBUS接口 | 第22-24页 |
| ·CPU的IIC接口 | 第24-25页 |
| ·FPGA模块设计 | 第25-29页 |
| ·FPGA外部存储器接口 | 第26-29页 |
| ·FPGA的管理接口 | 第29页 |
| ·CFP模块设计 | 第29-33页 |
| ·CFP光模块工作原理 | 第29-31页 |
| ·CFP光模块接口 | 第31-33页 |
| ·电源和时钟模块设计 | 第33-39页 |
| ·电源模块工作原理 | 第33-35页 |
| ·电源防护、缓启及滤波电路 | 第35页 |
| ·单板复位、电压监控与上电时序控制 | 第35-37页 |
| ·时钟电路模块 | 第37-39页 |
| ·系统板级设计 | 第39-42页 |
| ·单板板层设计 | 第39-40页 |
| ·单板布局布线 | 第40-42页 |
| 4 100G以太网物理层实现 | 第42-58页 |
| ·100G以太网物理层结构及实现方案 | 第42-45页 |
| ·RS子层 | 第42-43页 |
| ·PCS子层 | 第43-44页 |
| ·PMA子层 | 第44页 |
| ·PMD子层 | 第44-45页 |
| ·100G 64B/66B编解码 | 第45-49页 |
| ·100G中64B/66B编解码原理 | 第45-47页 |
| ·100G中64B/66B编解码实现 | 第47-49页 |
| ·100G数据流扰解码 | 第49-53页 |
| ·100G多通道分发机制 | 第53-58页 |
| ·块分发模块 | 第54-55页 |
| ·插入对齐模块 | 第55-58页 |
| 5 模块仿真与系统验证 | 第58-64页 |
| ·各模块仿真结果 | 第58-61页 |
| ·编解码模块 | 第58-59页 |
| ·扰码解扰模块 | 第59-60页 |
| ·块分发模块 | 第60页 |
| ·插入对齐模块 | 第60-61页 |
| ·系统平台 | 第61页 |
| ·测试方案设计 | 第61-64页 |
| 6 总结与展望 | 第64-65页 |
| 致谢 | 第65-66页 |
| 参考文献 | 第66-67页 |
