| ABSTRACT | 第1-7页 |
| Acknowledgement | 第7-8页 |
| Contents | 第8-11页 |
| List of Tables | 第11-12页 |
| List of Figures | 第12-14页 |
| Algorithms | 第14-15页 |
| 1 Introduction | 第15-25页 |
| ·Introduction to CMP Memory Subsystem | 第15-17页 |
| ·Background and Motivation | 第17-23页 |
| ·Dual-Partitioning Multicasting for On-Chip Networks | 第17-19页 |
| ·Exploiting STT-RAM for Low Power Cache Memory | 第19-21页 |
| ·Thread Progress Aware Coherence Adaption | 第21-23页 |
| ·Organization | 第23-25页 |
| 2 Dual-Partitioning Multicasting for NoC | 第25-53页 |
| ·Introduction | 第25-27页 |
| ·Dual Partitioning Multicasting | 第27-37页 |
| ·Multicast Packets Categorization | 第27-32页 |
| ·Dual Partitioning Multicasting | 第32-36页 |
| ·Unicast Aware Mechanism | 第36-37页 |
| ·DPM Implementation | 第37-40页 |
| ·DPM Router Architecture | 第38-39页 |
| ·Deadlock Free Analysis | 第39-40页 |
| ·Experiments and Analysis | 第40-51页 |
| ·Simulation Methodology | 第41-42页 |
| ·Results and Analysis | 第42-51页 |
| ·Conclusion | 第51-53页 |
| 3 Exploit STT-RAM for Low Power Cache Memory | 第53-79页 |
| ·Introduction | 第53-57页 |
| ·Related Work | 第57-60页 |
| ·Reducing STT-RAM write activities | 第57-58页 |
| ·Relaxing STT-RAM retention time | 第58-59页 |
| ·Refresh on Volatile Memory | 第59-60页 |
| ·Cache Coherence Enabled Adaptive Refresh | 第60-69页 |
| ·System Architecture | 第60-61页 |
| ·Cache Coherence Enabled Adaptive Refresh | 第61-69页 |
| ·Experiments and Analysis | 第69-78页 |
| ·Experimental Setup | 第70-71页 |
| ·Results and Analysis | 第71-78页 |
| ·Conclusion | 第78-79页 |
| 4 Thread Progress Aware Coherence Adaption | 第79-105页 |
| ·Introduction | 第79-82页 |
| ·Problem Formulation | 第82-85页 |
| ·Thread ProgrEss Aware Coherence Adaption | 第85-93页 |
| ·Overview | 第85-86页 |
| ·Thread Progress Estimation | 第86-89页 |
| ·Thread Categorization | 第89-91页 |
| ·Coherence Adaption | 第91-93页 |
| ·Implementation | 第93-96页 |
| ·Integrating Hybrid Protocols | 第94-95页 |
| ·Implement TEACA | 第95-96页 |
| ·Experiments and Analysis | 第96-104页 |
| ·Evaluation Methodology | 第96-97页 |
| ·Overall Results | 第97-101页 |
| ·Sensitivity Analysis | 第101-104页 |
| ·Conclusion | 第104-105页 |
| 5 Conclusion | 第105-107页 |
| Bibliography | 第107-117页 |
| 附录A 论文概要 | 第117-127页 |
| A.1 摘要 | 第117-118页 |
| A.2 论文概要 | 第118-127页 |
| A.2.1 片上多核处理器缓存子系统简介 | 第119-120页 |
| A.2.2 本文的研究内容和贡献 | 第120-127页 |
| List of Publications | 第127-129页 |
