S波段DDS激励PLL宽带频率合成器的研究
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-8页 |
| 致谢 | 第8-14页 |
| 第一章 绪论 | 第14-18页 |
| ·频率合成技术概述 | 第14-15页 |
| ·频率合成技术的发展及现状 | 第15-17页 |
| ·课题研究工作及论文内容安排 | 第17-18页 |
| 第二章 直接数字频率合成技术（DDS）工作原理 | 第18-26页 |
| ·DDS 的工作原理与构成 | 第18-19页 |
| ·DDS 的特性 | 第19-20页 |
| ·理想 DDS 频谱分析 | 第20-22页 |
| ·DDS 相位噪声分析 | 第22页 |
| ·DDS 杂散分析 | 第22-26页 |
| ·相位截断误差引起的杂散 | 第22-24页 |
| ·幅度量化误差引起的杂散 | 第24页 |
| ·DAC 转换误差引起的杂散 | 第24-26页 |
| 第三章 锁相环频率合成技术（PLL）工作原理 | 第26-37页 |
| ·PLL 原理概述与组成 | 第26-30页 |
| ·鉴相器 | 第26-28页 |
| ·环路滤波器 | 第28-30页 |
| ·压控振荡器 | 第30页 |
| ·环路相位模型及动态方程 | 第30-31页 |
| ·锁相环路的工作状态 | 第31-34页 |
| ·0 K时的捕获与锁定 | 第32-33页 |
| ·0 K时的矢锁状态 | 第33页 |
| ·0 K时的临界状态 | 第33-34页 |
| ·锁相环的稳定性分析 | 第34页 |
| ·锁相环的相位噪声分析 | 第34-36页 |
| ·锁相环的杂散分析 | 第36-37页 |
| 第四章 系统方案设计及可行性分析 | 第37-50页 |
| ·系统技术指标要求 | 第37页 |
| ·常用设计方案介绍 | 第37-41页 |
| ·DDS 激励 PLL 方案 | 第37-38页 |
| ·PLL 内嵌 DDS 方案 | 第38-39页 |
| ·DDS 与 PLL 环外混频方案 | 第39-40页 |
| ·DDS 作为 PLL 小数分频器方案 | 第40-41页 |
| ·方案确定及主要器件选型 | 第41-45页 |
| ·DDS 芯片的选择 | 第42-43页 |
| ·PLL 芯片的选择 | 第43-44页 |
| ·VCO 芯片的选择 | 第44-45页 |
| ·100MHz 晶振的选择 | 第45页 |
| ·方案可行性分析 | 第45-50页 |
| ·输出频率分析 | 第45-46页 |
| ·相位噪声分析 | 第46-48页 |
| ·杂散分析 | 第48页 |
| ·输出功率分析 | 第48-50页 |
| 第五章 系统硬件电路设计与测试结果分析 | 第50-65页 |
| ·DDS 时钟信号产生电路 | 第50-54页 |
| ·五倍频电路设计 | 第50-51页 |
| ·低噪放电路设计 | 第51页 |
| ·滤波电路设计 | 第51-54页 |
| ·DDS 电路设计 | 第54-56页 |
| ·PLL 电路设计 | 第56-58页 |
| ·PCB 板图设计 | 第58-59页 |
| ·电路布局与走线 | 第58-59页 |
| ·接地 | 第59页 |
| ·电源去耦 | 第59页 |
| ·测试结果分析 | 第59-65页 |
| ·相位噪声测试 | 第60-61页 |
| ·杂散测试 | 第61页 |
| ·跳频时间 | 第61-62页 |
| ·测试结果图 | 第62-64页 |
| ·测试结果小结 | 第64-65页 |
| 第六章 结论 | 第65-66页 |
| 参考文献 | 第66-69页 |
| 攻读硕士学位期间发表的论文 | 第69-70页 |
