| 创新性声明 | 第1页 |
| 关于论文使用授权的说明 | 第2-3页 |
| 摘要 | 第3-4页 |
| ABSTRACT | 第4-7页 |
| 第一章 绪论 | 第7-10页 |
| ·研究背景及意义 | 第7-8页 |
| ·知识产权IP介绍 | 第8-9页 |
| ·论文主要研究工作 | 第9-10页 |
| 第二章 AES数据加密标准简介 | 第10-23页 |
| ·密码学概述 | 第10-12页 |
| ·引言 | 第10页 |
| ·密码学的基础概念 | 第10-12页 |
| ·密码分析 | 第12页 |
| ·高级加密标准AES | 第12-22页 |
| ·AES的输入输出和中间状态 | 第13-16页 |
| ·AES的加密过程 | 第16-18页 |
| ·密钥扩展 | 第18-19页 |
| ·AES的解密过程 | 第19-22页 |
| ·分组密码的工作模式 | 第22-23页 |
| 第三章 算法的体系结构设计 | 第23-31页 |
| ·设计思想 | 第23页 |
| ·系统结构的建立 | 第23-26页 |
| ·外部接口设定 | 第23-24页 |
| ·模块的划分与数据流图 | 第24-26页 |
| ·并行加速的可行性问题 | 第26-28页 |
| ·有限状态机模型 | 第28-31页 |
| 第四章 AES算法多层次实现及仿真验证 | 第31-51页 |
| ·概论 | 第31-32页 |
| ·算法的C++语言描述与验证 | 第32-34页 |
| ·算法的SystemC语言的描述与验证 | 第34-40页 |
| ·SystemC语言概述 | 第34-37页 |
| ·算法的SystemC语言代码描述 | 第37-39页 |
| ·System C语言代码的仿真过程 | 第39-40页 |
| ·算法的RTL级Verilog语言描述与验证 | 第40-48页 |
| ·SystemC语言与Verilog语言的协同仿真 | 第48-50页 |
| ·本章小结 | 第50-51页 |
| 第五章 实验结果 | 第51-56页 |
| ·在FPGA上的原型验证 | 第51页 |
| ·试验测试结果及其分析 | 第51-54页 |
| ·对未来工作的展望 | 第54-56页 |
| 结束语 | 第56-57页 |
| 致谢 | 第57-58页 |
| 参考文献 | 第58-61页 |
| 研究成果 | 第61页 |