基于FPGA可重构技术的加/解密系统研究与设计
| 第1章 绪论 | 第1-11页 |
| ·研究来源 | 第8页 |
| ·研究背景 | 第8-9页 |
| ·研究意义 | 第9页 |
| ·研究内容以及创新之处 | 第9-10页 |
| ·论文安排 | 第10-11页 |
| 第2章 可重构加／解密体系 | 第11-17页 |
| ·可重构加／解密体系模型 | 第11-12页 |
| ·系统涉及主要理论与技术 | 第12-17页 |
| ·FPGA及其可重构技术 | 第12-13页 |
| ·数据加／解密原理 | 第13-14页 |
| ·FPGA应用设计及设计流程 | 第14-17页 |
| 第3章 可重构FPGA | 第17-26页 |
| ·FGPA简介 | 第17-21页 |
| ·FPGA的结构原理 | 第18-21页 |
| ·可重构概念、分类、特点 | 第21-25页 |
| ·FPGA可重构技术 | 第21-22页 |
| ·可重构分类 | 第22-23页 |
| ·重构设计流程 | 第23-24页 |
| ·重构技术的应用与性能 | 第24-25页 |
| ·总结 | 第25-26页 |
| 第4章 加／解密算法原理 | 第26-38页 |
| ·保密系统模型 | 第26页 |
| ·密码体制分类 | 第26-27页 |
| ·数据加密算法IDEA | 第27-33页 |
| ·数据加密算法RC5 | 第33-38页 |
| 第5章 基于可重构技术的加／解密系统的设计实现 | 第38-53页 |
| ·系统模型的设计与流程 | 第38-40页 |
| ·系统模型设计 | 第38页 |
| ·系统模型流程 | 第38-40页 |
| ·IDEA算法设计 | 第40-48页 |
| ·总体设计模块与功能描述 | 第40-41页 |
| ·串并转换与并串转换模块 | 第41-42页 |
| ·加／解密模块 | 第42-48页 |
| ·RC5算法设计 | 第48-52页 |
| ·总体设计模块 | 第48页 |
| ·串并转换与并串转换模块 | 第48-49页 |
| ·加／解密模块 | 第49-52页 |
| ·总结 | 第52-53页 |
| 第6章 实现结果与分析 | 第53-59页 |
| ·IDEA算法关键模块仿真结果与验证 | 第53-54页 |
| ·RC5算法关键模块仿真结果与验证 | 第54-55页 |
| ·综合、布线参数及性能分析 | 第55-57页 |
| ·总结 | 第57-59页 |
| 第7章 局部重构前景展望 | 第59-63页 |
| ·局部可重构体系设计依据 | 第59页 |
| ·基于基本算子的功能级局部可重构体系框架 | 第59-61页 |
| ·动态局部可重构加／解密系统模型 | 第61-62页 |
| ·基于动态局部可重构加／解密系统特点 | 第62-63页 |
| 结论 | 第63-64页 |
| 致谢 | 第64-65页 |
| 参考文献 | 第65-70页 |
| 攻读硕士学位期间发表的论文及科研成果 | 第70页 |
