一类低密度奇偶校验码的研究及FPGA实现
| 中文摘要 | 第1-6页 |
| 英文摘要 | 第6-11页 |
| 1 绪论 | 第11-23页 |
| ·数字通信系统的数学模型 | 第11-12页 |
| ·信道编码的基本思想和分类 | 第12-14页 |
| ·信道编码的基本思想 | 第12-14页 |
| ·关于纠错码的一些分类 | 第14页 |
| ·信道编码技术的发展及其动态 | 第14-16页 |
| ·LDPC码的简述 | 第16-17页 |
| ·FPGA及其设计方法 | 第17-22页 |
| ·FPGA、CPLD简介 | 第17-18页 |
| ·FPGA设计方法 | 第18-20页 |
| ·IPCORE和SOC | 第20-22页 |
| ·本文所作的工作内容安排 | 第22-23页 |
| 2 LDPC码及其BP译码算法 | 第23-35页 |
| ·分组码基础 | 第23-27页 |
| ·分组码 | 第23-24页 |
| ·分组码的生成矩阵和校验矩阵 | 第24-25页 |
| ·系统码 | 第25-26页 |
| ·编码增益 | 第26-27页 |
| ·LDPC码 | 第27-32页 |
| ·LDPC码基础 | 第28页 |
| ·LDPC码的因子图表示 | 第28-30页 |
| ·LDPC码的半随机构造 | 第30-31页 |
| ·LDPC码的译码与不规则LDPC码 | 第31-32页 |
| ·BP迭代译码算法描述 | 第32-35页 |
| 3 LDPC码的FPGA实现 | 第35-69页 |
| ·LDPC译码器的FPGA设计的流程以及设计平台 | 第35-38页 |
| ·硬件描述语言VHDL | 第35-37页 |
| ·LDPC译码器的设计流程及设计平台 | 第37-38页 |
| ·LDPC码译码器设计的总体框图 | 第38-41页 |
| ·部分并行译码结构 | 第41-44页 |
| ·部分并行译码结构的提出 | 第41页 |
| ·部分并行译码结构 | 第41-44页 |
| ·输入缓存模块的设计和实现 | 第44-55页 |
| ·软判决译码的基本原理 | 第44-49页 |
| ·软判决译码的基本概念 | 第45-46页 |
| ·模拟电压的量化及其距离函数 | 第46-48页 |
| ·码元的可信度与量化电平之间的关系 | 第48-49页 |
| ·初始化模块 | 第49-51页 |
| ·LDPC译码器的译码启动 | 第51-52页 |
| ·输入缓冲存储器 | 第52-55页 |
| ·VNU模块的设计和实现 | 第55-58页 |
| ·变量节点处理单元及其结构 | 第55-57页 |
| ·VNU的FPGA具体实现 | 第57-58页 |
| ·CNU模块的设计和实现 | 第58-63页 |
| ·奇偶校验节点处理 | 第58-60页 |
| ·地址发生器 | 第60-62页 |
| ·CNU中的查找表运算 | 第62-63页 |
| ·外部进化信息存储模块的设计和实现 | 第63-65页 |
| ·译码输出缓存存储模块的设计和实现 | 第65-69页 |
| 4 LDPC译码器仿真和测试 | 第69-80页 |
| ·编码器的设计 | 第69-71页 |
| ·LDPC译码器的仿真及测试 | 第71-73页 |
| ·LDPC译码器的测试 | 第73-77页 |
| ·设计中注意的问题 | 第77-80页 |
| 5 结束语 | 第80-82页 |
| ·主要结论 | 第80-81页 |
| ·后续研究工作的展望 | 第81-82页 |
| 致谢 | 第82-83页 |
| 参考文献 | 第83-86页 |
| 附: 1 本设计中用到的硬件平台 | 第86-87页 |
| 附: 2 作者在攻读硕士学位期间发表的论文目录 | 第87-88页 |
