| 第1章 绪论 | 第1-13页 |
| ·引言 | 第9-10页 |
| ·无线通信系统设计技术的发展与未来 | 第10-11页 |
| ·课题意义和工程应用价值 | 第11页 |
| ·论文的主要工作 | 第11-13页 |
| 第2章 GDMA2000 1X下行链路的编码结构 | 第13-20页 |
| ·帧质量指示位的产生算法 | 第13-14页 |
| ·卷积码理论基础 | 第14-16页 |
| ·卷积码的描述 | 第14-15页 |
| ·连接矢量表示 | 第15-16页 |
| ·篱笆图表示 | 第16页 |
| ·交织模块、符号重复和符号删除 | 第16-19页 |
| ·交织模块 | 第17-18页 |
| ·符号重复和增信删余(符号删除) | 第18-19页 |
| ·本章小结 | 第19-20页 |
| 第3章 维特比译码 | 第20-33页 |
| ·维特比译码算法 | 第20-26页 |
| ·维特比译码器的结构 | 第26-32页 |
| ·维特比译码器的软判决和硬判决 | 第27-29页 |
| ·ACS的基二、基四算法 | 第29-30页 |
| ·路径度量存储器 | 第30页 |
| ·幸存路径存储器 | 第30-31页 |
| ·输出管理单元 | 第31-32页 |
| ·本章小结 | 第32-33页 |
| 第4章 解码模块的FPGA实现 | 第33-62页 |
| ·解交织模块的设计 | 第33-36页 |
| ·维特比译码器的设计 | 第36-53页 |
| ·ACS模块的设计 | 第37-43页 |
| ·BMU模块的设计 | 第43-46页 |
| ·路径度量模块的设计 | 第46-50页 |
| ·幸存路径存储器和输出管理的设计 | 第50-53页 |
| ·维特比译码器仿真结果和资源占用 | 第53-55页 |
| ·维特比译码器的测试平台(testbench) | 第55-58页 |
| ·去符号删除模块(Depunture)设计 | 第58-60页 |
| ·循环校验CRC电路设计 | 第60-61页 |
| ·本章小结 | 第61-62页 |
| 第5章 多约束长度维特比译码器的设计 | 第62-74页 |
| ·ACS的改进 | 第62-66页 |
| ·BMU的改进 | 第66-68页 |
| ·幸存路径存储器的改进 | 第68-69页 |
| ·改进结构的Vitebi译码器的仿真和逻辑综合结果 | 第69-72页 |
| ·多约束长度维特比译码器的测试平台(testbench) | 第72-73页 |
| ·本章小结 | 第73-74页 |
| 第6章 硬件测试平台的设计 | 第74-81页 |
| ·系统级芯片APEX20K器件的介绍 | 第74-75页 |
| ·系统级芯片APEX20KE器件的配置方式介绍 | 第75页 |
| ·片上系统的硬件测试电路设计 | 第75-80页 |
| ·片上系统的开发板设计 | 第76-77页 |
| ·RS232协议转换模块的设计 | 第77-78页 |
| ·下载和测试电路设计 | 第78-80页 |
| ·本章小结 | 第80-81页 |
| 结论 | 第81-82页 |
| 参考文献 | 第82-84页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第84-85页 |
| 致谢 | 第85-86页 |
| 附录 CDMA2000 1X解码模块硬件测试电路图 | 第86-90页 |
