FPGA实现的可编程神经网络处理器
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 研究背景 | 第15页 |
| 1.2 国内外研究现状 | 第15-16页 |
| 1.3 本文研究内容 | 第16-17页 |
| 1.4 本文结构 | 第17-19页 |
| 第二章 卷积神经网络结构和特性 | 第19-35页 |
| 2.1 神经网络介绍 | 第19-23页 |
| 2.1.1 从突触谈起 | 第19页 |
| 2.1.2 人工神经元 | 第19-20页 |
| 2.1.3 神经元的学习算法 | 第20-21页 |
| 2.1.4 浅层神经网络的学习算法 | 第21-23页 |
| 2.2 卷积神经网络及其特性 | 第23-32页 |
| 2.2.1 卷积神经网络介绍 | 第24-26页 |
| 2.2.2 卷积神经网络特征分析 | 第26-28页 |
| 2.2.3 非线性函数对比分析 | 第28-32页 |
| 2.3 本章小结 | 第32-35页 |
| 第三章 卷积神经网络的加速器设计 | 第35-43页 |
| 3.1 待加速神经网络介绍 | 第35-36页 |
| 3.2 系统级电路设计 | 第36-38页 |
| 3.2.1 加速器数据和控制流设计 | 第36-37页 |
| 3.2.2 系统级电路-基本模块 | 第37-38页 |
| 3.2.3 系统级电路-资源统计 | 第38页 |
| 3.3 电路三次复用方式介绍 | 第38-40页 |
| 3.3.1 第一次复用方式 | 第39-40页 |
| 3.3.2 第二次复用方式 | 第40页 |
| 3.3.3 第三次复用方式 | 第40页 |
| 3.4 本章小结 | 第40-43页 |
| 第四章 传输触发架构的可编程卷积神经网络设计 | 第43-63页 |
| 4.1 处理器架构筛选 | 第43-45页 |
| 4.2 处理器总体架构设计 | 第45-54页 |
| 4.2.1 总体需求分析 | 第45-46页 |
| 4.2.2 软件接口介绍 | 第46-49页 |
| 4.2.3 硬件总体结构设计和资源统计 | 第49-52页 |
| 4.2.4 内存地址分配和寻址方式 | 第52-54页 |
| 4.3 各电路模块设计 | 第54-61页 |
| 4.3.1 全局控制模块 | 第55-57页 |
| 4.3.2 第一数据缓存模块 | 第57-58页 |
| 4.3.3 第二数据缓存模块 | 第58-59页 |
| 4.3.4 单核处理单元 | 第59-60页 |
| 4.3.5 数据回收模块 | 第60-61页 |
| 4.4 本章小结 | 第61-63页 |
| 第五章 处理器设计方案验证和结果分析 | 第63-73页 |
| 5.1 各电路模块测试和验证 | 第63-66页 |
| 5.2 处理器指令测试 | 第66-68页 |
| 5.3 系统性能分析 | 第68-71页 |
| 5.4 本章小结 | 第71-73页 |
| 第六章 总结与展望 | 第73-75页 |
| 6.1 全文总结 | 第73页 |
| 6.2 工作展望 | 第73-75页 |
| 参考文献 | 第75-77页 |
| 致谢 | 第77-79页 |
| 作者简介 | 第79-80页 |
