| 摘要 | 第6-8页 |
| Abstract | 第8-9页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 研究背景 | 第10-12页 |
| 1.1.1 信道编码技术 | 第10页 |
| 1.1.2 Turbo码的发展 | 第10-11页 |
| 1.1.3 Turbo码译码器的研究现状 | 第11-12页 |
| 1.2 研究意义 | 第12页 |
| 1.3 论文主要工作及章节安排 | 第12-14页 |
| 1.3.1 论文主要工作 | 第12页 |
| 1.3.2 章节安排 | 第12-14页 |
| 第二章 Turbo码的基本原理 | 第14-28页 |
| 2.1 Turbo码编码器 | 第14-17页 |
| 2.1.1 Turbo码编码原理 | 第14-15页 |
| 2.1.2 归零处理 | 第15-16页 |
| 2.1.3 Turbo码内交织器 | 第16-17页 |
| 2.2 Turbo码译码器 | 第17-27页 |
| 2.2.1 Turbo码译码原理 | 第17页 |
| 2.2.2 Turbo码译码算法 | 第17-25页 |
| 2.2.3 译码算法比较 | 第25-27页 |
| 2.3 Turbo本章小结 | 第27-28页 |
| 第三章 低存储容量Turbo码译码器的设计 | 第28-50页 |
| 3.1 Turbo码译码器的低存储容量技术 | 第28-29页 |
| 3.2 基于压缩变换的Turbo码译码器结构设计 | 第29-42页 |
| 3.2.1 近最优Log-MAP算法 | 第29-31页 |
| 3.2.2 基于压缩变换的译码器结构 | 第31-33页 |
| 3.2.3 平滑压缩方案 | 第33-37页 |
| 3.2.4 循环压缩方案 | 第37-40页 |
| 3.2.5 性能分析 | 第40-42页 |
| 3.3 基于反向重算的Turbo码译码器结构设计 | 第42-48页 |
| 3.3.1 反向重算原理 | 第42-43页 |
| 3.3.2 修正的雅可比对数式 | 第43-45页 |
| 3.3.3 基于反向重算的译码器结构 | 第45-46页 |
| 3.3.4 性能分析 | 第46-48页 |
| 3.4 本章小结 | 第48-50页 |
| 第四章 基于反向重算的Turbo码译码器的FPGA实现 | 第50-64页 |
| 4.1 开发环境介绍 | 第50-53页 |
| 4.1.1 FPGA概述 | 第50-51页 |
| 4.1.2 ModelSim仿真工具 | 第51-52页 |
| 4.1.3 PowerPlayEPE功耗测试工具 | 第52-53页 |
| 4.2 硬件实现架构 | 第53-58页 |
| 4.2.1 控制模块 | 第53-54页 |
| 4.2.2 SISO模块 | 第54-57页 |
| 4.2.3 交织/解交织模块 | 第57-58页 |
| 4.3 设计结果分析 | 第58-60页 |
| 4.3.1 资源使用情况 | 第59页 |
| 4.3.2 Modelsim仿真 | 第59-60页 |
| 4.4 功耗估算 | 第60-62页 |
| 4.5 本章小结 | 第62-64页 |
| 第五章 总结与展望 | 第64-66页 |
| 5.1 论文总结 | 第64页 |
| 5.2 未来工作展望 | 第64-66页 |
| 参考文献 | 第66-70页 |
| 致谢 | 第70-72页 |
| 攻读硕士期间已取得的学术成果 | 第72页 |
| 攻读硕士期间参加的科研项目 | 第72-74页 |
| 附录 A QPP交织参数表 | 第74-76页 |
| 附录 B 反向重算VerilogHDL程序 | 第76-80页 |