| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 研究背景 | 第10-11页 |
| 1.2 发展及现状 | 第11-12页 |
| 1.2.1 频率合成技术的发展 | 第11-12页 |
| 1.2.2 频率合成发展现状 | 第12页 |
| 1.3 论文研究内容及意义 | 第12-13页 |
| 1.4 论文组织结构 | 第13-14页 |
| 第二章 本振源设计理论 | 第14-24页 |
| 2.1 锁相环结构与理论 | 第14-17页 |
| 2.1.1 鉴相器 | 第15-16页 |
| 2.1.2 环路滤波器 | 第16-17页 |
| 2.1.3 压控振荡器 | 第17页 |
| 2.2 锁相环性能指标 | 第17-22页 |
| 2.2.1 相位噪声 | 第18-20页 |
| 2.2.2 杂散性能 | 第20-21页 |
| 2.2.3 变频时间 | 第21-22页 |
| 2.3 本章小结 | 第22-24页 |
| 第三章 本振模块的设计 | 第24-40页 |
| 3.1 系统指标及整体方案 | 第24-25页 |
| 3.2 系统参考源设计 | 第25-31页 |
| 3.2.1 恒温晶振性能 | 第26-27页 |
| 3.2.2 锁相电路设计 | 第27-31页 |
| 3.3 本振模块设计 | 第31-39页 |
| 3.3.1 单片集成VCO+PLL的频率合成器设计方案 | 第31-35页 |
| 3.3.2 独立VCO和PLL芯片的频率合成设计方案 | 第35-38页 |
| 3.3.3 利用混频的频率合成设计方案 | 第38-39页 |
| 3.4 本章小结 | 第39-40页 |
| 第四章 功率分配链路的设计 | 第40-52页 |
| 4.1 功率分配器理论及性能 | 第40-43页 |
| 4.1.1 功率分配器理论 | 第40-42页 |
| 4.1.2 Wilkinson功率分配器的基本指标 | 第42-43页 |
| 4.2 功分器的设计 | 第43-49页 |
| 4.2.1 一分八功分器设计 | 第43-46页 |
| 4.2.2 集总元件功分器设计 | 第46-49页 |
| 4.3 链路放大与滤波 | 第49-50页 |
| 4.4 本章小结 | 第50-52页 |
| 第五章 时钟同步与SYSREF信号 | 第52-64页 |
| 5.1 JESD204B时钟同步与SYSREF信号介绍 | 第52-54页 |
| 5.2 系统时钟信号的指标需求 | 第54-55页 |
| 5.3 系统时钟同步与SYSREF信号设计 | 第55-62页 |
| 5.4 本章小结 | 第62-64页 |
| 第六章 系统实现与测试 | 第64-72页 |
| 6.1 整体设计与实现 | 第64-66页 |
| 6.2 整体板测试 | 第66-71页 |
| 6.2.1 参考信号测试 | 第67-68页 |
| 6.2.2 本振信号测试 | 第68-69页 |
| 6.2.3 时钟信号测试 | 第69-71页 |
| 6.3 本章小节 | 第71-72页 |
| 第七章 总结与展望 | 第72-74页 |
| 7.1 本文工作总结 | 第72页 |
| 7.2 今后工作展望 | 第72-74页 |
| 致谢 | 第74-76页 |
| 参考文献 | 第76-78页 |
| 作者简介 | 第78页 |
