射频拉远数字信号处理板设计与研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 缩略词表 | 第12-14页 |
| 第一章 绪论 | 第14-18页 |
| 1.1 射频拉远研究背景 | 第14-15页 |
| 1.2 本文研究内容 | 第15-17页 |
| 1.3 本文的结构安排 | 第17-18页 |
| 第二章 JESD204B接.技术研究 | 第18-39页 |
| 2.1 JESD204B简介 | 第18-19页 |
| 2.2 JESD204B应用层 | 第19-22页 |
| 2.3 JESD204B传输层 | 第22-25页 |
| 2.4 JESD204B数据链路层 | 第25-32页 |
| 2.4.1 链路建立 | 第28-31页 |
| 2.4.2 链路监控和维护 | 第31-32页 |
| 2.5 JESD204B物理层 | 第32-33页 |
| 2.6 确定性延迟 | 第33-37页 |
| 2.6.1 延迟不确定性产生原因 | 第33-35页 |
| 2.6.2 确定性延迟的实现 | 第35-37页 |
| 2.7 多器件同步采样 | 第37-38页 |
| 2.8 小结 | 第38-39页 |
| 第三章 RRU数字信号处理板总体设计 | 第39-58页 |
| 3.1 设计需求分析 | 第39-41页 |
| 3.1.1 RRU数字信号处理板功能模块划分 | 第39页 |
| 3.1.2 多器件同步采样和传输的考虑 | 第39-41页 |
| 3.2 各功能模块详细设计 | 第41-56页 |
| 3.2.1 FPGA选型 | 第41-42页 |
| 3.2.2 高速时钟芯片AD9516-3 | 第42-44页 |
| 3.2.3 射频板接 | 第44-45页 |
| 3.2.4 光纤接 | 第45-46页 |
| 3.2.5 ADC子系统 | 第46-50页 |
| 3.2.6 DAC子系统 | 第50-53页 |
| 3.2.7 系统控制 | 第53页 |
| 3.2.8 电源分布 | 第53-56页 |
| 3.3 RRU数字信号处理板设计方案 | 第56页 |
| 3.4 小结 | 第56-58页 |
| 第四章 JESD204B接.实现 | 第58-82页 |
| 4.1 ADC/DAC子系统时钟产生 | 第58-60页 |
| 4.2 ADC子系统中JESD204B接.实现 | 第60-72页 |
| 4.2.1 JESD204B接.参数计算 | 第60-61页 |
| 4.2.2 JESD204B接.内的时钟 | 第61-64页 |
| 4.2.3 FPGA中JESD204B接收块设计 | 第64-69页 |
| 4.2.4 JESD204B链路测试 | 第69-72页 |
| 4.3 DAC子系统中JESD204B接.实现 | 第72-81页 |
| 4.3.1 JESD204B接.参数计算 | 第72-73页 |
| 4.3.2 JESD204B接.内的时钟 | 第73-74页 |
| 4.3.3 FPGA中JESD204B发送块设计 | 第74-78页 |
| 4.3.4 JESD204B链路测试 | 第78-81页 |
| 4.4 小结 | 第81-82页 |
| 第五章 Aurora接.实现 | 第82-94页 |
| 5.1 Aurora接.协议分析 | 第82-87页 |
| 5.1.1 数据发送和接收 | 第83-84页 |
| 5.1.2 流量控制 | 第84-86页 |
| 5.1.3 初始化和错误处理 | 第86-87页 |
| 5.2 FPGA中Aurora接.逻辑设计 | 第87-90页 |
| 5.3 Aurora接.与ADC子系统联合测试 | 第90-92页 |
| 5.4 Aurora接.与DAC子系统联合测试 | 第92-93页 |
| 5.5 小结 | 第93-94页 |
| 第六章 总结 | 第94-96页 |
| 6.1 本文主要工作 | 第94页 |
| 6.2 下一步工作 | 第94-96页 |
| 致谢 | 第96-97页 |
| 参考文献 | 第97-99页 |
| 攻读硕士学位期间取得的成果 | 第99-100页 |
| 附件 | 第100-102页 |
