| 摘要 | 第3-4页 |
| Abstract | 第4-5页 |
| 目录 | 第6-9页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 课题背景 | 第9页 |
| 1.2 MIL-STD-1553B 总线国内外发展现状 | 第9-11页 |
| 1.3 研究意义 | 第11-12页 |
| 1.4 研究内容与创新之处 | 第12-13页 |
| 1.5 本文结构 | 第13-15页 |
| 第二章 MIL-STD-1553B 总线 | 第15-25页 |
| 2.1 MIL-STD-1553B 总线概述 | 第15-16页 |
| 2.2 MIL-STD-1553B 体系结构 | 第16-17页 |
| 2.3 MIL-STD-1553B 字格式 | 第17-19页 |
| 2.4 MIL-STD-1553B 消息格式 | 第19-21页 |
| 2.5 MIL-STD-1553B 码型 | 第21-22页 |
| 2.6 MIL-STD-1553B 总线与 CAN 总线比较 | 第22-25页 |
| 第三章 设计方案 | 第25-30页 |
| 3.1 实现方案的比较与选择 | 第25-27页 |
| 3.2 FPGA 芯片的选择 | 第27-29页 |
| 3.3 本章小结 | 第29-30页 |
| 第四章 系统硬件设计 | 第30-55页 |
| 4.1 SOPC 概述 | 第30-31页 |
| 4.1.1 Nios Ⅱ CPU 介绍 | 第30页 |
| 4.1.2 SOPC 的开发流程 | 第30-31页 |
| 4.2 顶层设计 | 第31-33页 |
| 4.3 时钟分配 | 第33-35页 |
| 4.4 曼彻斯特码编码模块 | 第35-40页 |
| 4.4.1 原理和设计 | 第35-37页 |
| 4.4.2 前仿真 | 第37-38页 |
| 4.4.3 后仿真 | 第38-39页 |
| 4.4.4 综合结果 | 第39-40页 |
| 4.4.5 小结 | 第40页 |
| 4.5 曼彻斯特码解码模块 | 第40-45页 |
| 4.5.1 原理和设计 | 第40-42页 |
| 4.5.2 前仿真 | 第42-43页 |
| 4.5.3 后仿真 | 第43-44页 |
| 4.5.4 综合结果 | 第44-45页 |
| 4.5.5 小结 | 第45页 |
| 4.6 Nios Ⅱ CPU 定制 | 第45-51页 |
| 4.7 SDRAM 电路 | 第51-53页 |
| 4.8 Flash 电路 | 第53-55页 |
| 第五章 软件设计与硬件调试 | 第55-71页 |
| 5.1 软件介绍 | 第55-56页 |
| 5.1.1 HAL 简介 | 第55-56页 |
| 5.1.2 uC/OS-Ⅱ 简介 | 第56页 |
| 5.2 程序设计 | 第56-62页 |
| 5.2.1 数据结构定义 | 第56-59页 |
| 5.2.2 编码器控制程序 | 第59-60页 |
| 5.2.3 解码器控制程序 | 第60-62页 |
| 5.3 硬件调试 | 第62-69页 |
| 5.3.1 调试方法 | 第62-64页 |
| 5.3.2 JTAG Uart | 第64页 |
| 5.3.3 存储单元调试 | 第64-67页 |
| 5.3.4 在线调试 | 第67-69页 |
| 5.4 项目编译与固化 | 第69-71页 |
| 总结与展望 | 第71-73页 |
| 总结 | 第71-72页 |
| 展望 | 第72-73页 |
| 参考文献 | 第73-77页 |
| 致谢 | 第77-78页 |
| 附录一 | 第78-79页 |
| 附录二 | 第79-82页 |
| 附录三 | 第82-83页 |
| 个人简历、参与的科研项目及发表的学术论文 | 第83页 |