| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第10-15页 |
| 1.1 课题背景 | 第10-13页 |
| 1.1.1 图形加速技术及图形处理器发展历史简介 | 第10-12页 |
| 1.1.2 嵌入式图形加速技术的发展现状及研究意义 | 第12-13页 |
| 1.2 课题来源及论文内容安排 | 第13-14页 |
| 1.2.1 课题来源及主要工作 | 第13-14页 |
| 1.2.2 论文内容安排 | 第14页 |
| 1.3 本章小结 | 第14-15页 |
| 第2章 嵌入式二维图形硬件加速引擎结构 | 第15-20页 |
| 2.1 嵌入式二维图形加速概述 | 第15-16页 |
| 2.1.1 光栅图形和矢量图形 | 第15页 |
| 2.1.2 光栅图形处理 | 第15-16页 |
| 2.1.3 嵌入式系统中的图形加速技术 | 第16页 |
| 2.2 嵌入式图形处理系统结构 | 第16-17页 |
| 2.3 嵌入式二维图形硬件加速引擎结构 | 第17-19页 |
| 2.3.1 功能需求 | 第17-18页 |
| 2.3.2 引擎总体结构 | 第18-19页 |
| 2.4 本章小结 | 第19-20页 |
| 第3章 嵌入式二维图形硬件加速引擎接口设计 | 第20-27页 |
| 3.1 软件接口设计 | 第20-25页 |
| 3.1.1 绘图参数配置命令 | 第20-21页 |
| 3.1.2 绘图控制命令 | 第21-25页 |
| 3.1.3 绘图控制寄存器 | 第25页 |
| 3.2 硬件接口设计 | 第25-26页 |
| 3.3 本章小结 | 第26-27页 |
| 第4章 嵌入式二维图形硬件加速引擎模块设计 | 第27-67页 |
| 4.1 二维图元硬件加速模块设计 | 第27-51页 |
| 4.1.1 椭圆加速单元设计 | 第27-42页 |
| 4.1.2 BitBLT单元设计 | 第42-51页 |
| 4.2 水平填充模块设计 | 第51-57页 |
| 4.2.1 水平填充模块的结构 | 第51页 |
| 4.2.2 读写控制接口单元 | 第51-52页 |
| 4.2.3 裁剪单元 | 第52-54页 |
| 4.2.4 水平扫描单元 | 第54-57页 |
| 4.3 图形数据Cache具体设计 | 第57-65页 |
| 4.3.1 图形数据Cache的作用 | 第57页 |
| 4.3.2 Cache基本组织结构 | 第57-59页 |
| 4.3.3 图形数据Cache具体实现 | 第59-65页 |
| 4.4 本章小结 | 第65-67页 |
| 第5章 加速引擎功能仿真及FPGA验证 | 第67-76页 |
| 5.1 功能仿真 | 第67-70页 |
| 5.2 FPGA功能验证 | 第70-75页 |
| 5.2.1 FPGA验证平台搭建 | 第70-72页 |
| 5.2.2 验证方法和过程 | 第72页 |
| 5.2.3 验证结果及性能评估 | 第72-75页 |
| 5.3 本章小结 | 第75-76页 |
| 结论 | 第76-78页 |
| 参考文献 | 第78-82页 |
| 附录A 攻读学位期间所发表的学术论文目录 | 第82-83页 |
| 致谢 | 第83页 |