| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-12页 |
| 1.1 课题背景 | 第8-9页 |
| 1.2 国内外研究现状 | 第9-10页 |
| 1.3 本文结构安排 | 第10-12页 |
| 第2章 信道及均衡原理 | 第12-24页 |
| 2.1 信道特性与性能指标 | 第12-18页 |
| 2.1.1 高速互连中的信号畸变 | 第12-14页 |
| 2.1.2 通信系统性能指标 | 第14-18页 |
| 2.2 高速串行系统中的均衡器 | 第18-21页 |
| 2.2.1 发送端预加重电路 | 第18页 |
| 2.2.2 模拟均衡器 | 第18-19页 |
| 2.2.3 前馈均衡器 | 第19-20页 |
| 2.2.4 判决反馈均衡器 | 第20-21页 |
| 2.3 自适应DFE | 第21-24页 |
| 第3章 判决反馈均衡器的建模 | 第24-38页 |
| 3.1 概述 | 第24页 |
| 3.2 信号源的建模 | 第24-26页 |
| 3.2.1 PAM2/NRZ | 第24-25页 |
| 3.2.2 PAM4 | 第25-26页 |
| 3.3 信道的建模 | 第26-27页 |
| 3.4 DFE的建模 | 第27-29页 |
| 3.4.1 DFE抽头系数的确定 | 第27-28页 |
| 3.4.2 DFE结构 | 第28-29页 |
| 3.5 串行链路仿真 | 第29-38页 |
| 3.5.1 基于Matlab的仿真 | 第29-30页 |
| 3.5.2 Matlab仿真结果 | 第30-31页 |
| 3.5.3 基于ADS的仿真 | 第31-33页 |
| 3.5.4 ADS仿真结果 | 第33-38页 |
| 第4章 模拟自适应DFE的设计 | 第38-50页 |
| 4.1 概述 | 第38页 |
| 4.2 半速率DFE的电路设计 | 第38-41页 |
| 4.2.1 加法器 | 第38页 |
| 4.2.2 D触发器 | 第38-40页 |
| 4.2.3 2:1复用器 | 第40页 |
| 4.2.4 输出缓冲器 | 第40-41页 |
| 4.3 模拟自适应模块的电路设计 | 第41-44页 |
| 4.3.1 自适应模块结构 | 第41页 |
| 4.3.2 判决模块 | 第41-42页 |
| 4.3.3 乘法器 | 第42-43页 |
| 4.3.4 模拟积分器 | 第43-44页 |
| 4.4 模拟自适应DFE的仿真结果 | 第44-46页 |
| 4.5 模拟自适应模块的版图设计 | 第46-47页 |
| 4.6 后仿真与测试方案 | 第47-50页 |
| 第5章 PRMLSD的建模仿真及Viterbi译码的实现 | 第50-64页 |
| 5.1 概述 | 第50页 |
| 5.2 部分响应均衡器 | 第50-53页 |
| 5.2.1 PRMLSD结构 | 第50页 |
| 5.2.2 最大似然译码准则 | 第50-52页 |
| 5.2.3 维特比译码 | 第52-53页 |
| 5.3 PRMLSD的设计 | 第53-61页 |
| 5.3.1 结构设计 | 第53-55页 |
| 5.3.2 分支度量单元的设计 | 第55-56页 |
| 5.3.3 ACS单元的设计 | 第56-58页 |
| 5.3.4 幸存路径存储器设计 | 第58-59页 |
| 5.3.5 PRMLSD的逻辑综合 | 第59-61页 |
| 5.4 PRMLSD与DFE的误码性能比较 | 第61-64页 |
| 5.4.1 仿真平台 | 第61-62页 |
| 5.4.2 信道条件及仿真参数 | 第62-63页 |
| 5.4.3 仿真结果分析 | 第63-64页 |
| 第6章 总结与展望 | 第64-66页 |
| 6.1 总结 | 第64-65页 |
| 6.2 展望 | 第65-66页 |
| 参考文献 | 第66-70页 |
| 攻读硕士期间发表的论文 | 第70-72页 |
| 致谢 | 第72页 |