用于MWC欠采样系统的伪随机序列发生器研制
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-13页 |
| 1.1 课题背景、目的和意义 | 第8页 |
| 1.2 国内外研究现状 | 第8-12页 |
| 1.2.1 模拟信息转换技术研究现状 | 第8-11页 |
| 1.2.2 序列发生器研究现状 | 第11-12页 |
| 1.3 本文的研究内容与结构 | 第12-13页 |
| 第2章 MWC系统原理及伪随机序列发生器总体方案 | 第13-28页 |
| 2.1 MWC的基本原理 | 第13-23页 |
| 2.1.1 压缩感知原理 | 第13-15页 |
| 2.1.2 MWC原理 | 第15-23页 |
| 2.2 伪随机序列发生器的总体方案 | 第23-27页 |
| 2.2.1 技术指标与需求分析 | 第23-25页 |
| 2.2.2 方案分析 | 第25-27页 |
| 2.3 本章小结 | 第27-28页 |
| 第3章 伪随机序列发生器的硬件设计 | 第28-39页 |
| 3.1 序列发生器的原理设计 | 第28-29页 |
| 3.2 序列发生器的硬件电路设计 | 第29-35页 |
| 3.2.1 FPGA主控制器电路设计 | 第29-32页 |
| 3.2.2 高速时钟模块电路设计 | 第32-33页 |
| 3.2.3 并串转换模块设计 | 第33-35页 |
| 3.2.4 电源模块电路设计 | 第35页 |
| 3.3 序列发生器的固件设计 | 第35-38页 |
| 3.3.1 固件总体设计 | 第35-36页 |
| 3.3.2 随机序列生成逻辑设计 | 第36-37页 |
| 3.3.3 高速时钟控制逻辑设计 | 第37-38页 |
| 3.4 本章小结 | 第38-39页 |
| 第4章 信号完整性设计和仿真 | 第39-49页 |
| 4.1 信号完整性简介 | 第39-42页 |
| 4.1.1 高速电路设计流程 | 第39-40页 |
| 4.1.2 信号完整性问题 | 第40-42页 |
| 4.2 高速信号SI仿真 | 第42-47页 |
| 4.2.1 CLK时钟信号的SI仿真 | 第42-47页 |
| 4.2.2 PCLK时钟信号的SI仿真 | 第47页 |
| 4.3 本章小结 | 第47-49页 |
| 第5章 系统调试和分析 | 第49-67页 |
| 5.1 调试平台 | 第49-50页 |
| 5.2 各模块功能调试 | 第50-54页 |
| 5.2.1 高速时钟电路调试 | 第50-52页 |
| 5.2.2 并串转换电路调试 | 第52-54页 |
| 5.3 系统性能测试 | 第54-66页 |
| 5.3.1 伪随机序列输出测试 | 第54-57页 |
| 5.3.2 基本指标测试 | 第57-61页 |
| 5.3.3 同步性测试与误差分析 | 第61-63页 |
| 5.3.4 序列发生器在MWC系统中的适用性测试 | 第63-66页 |
| 5.4 本章小结 | 第66-67页 |
| 结论 | 第67-68页 |
| 参考文献 | 第68-71页 |
| 附录 | 第71-75页 |
| 攻读学位期间发表的论文、专利 | 第75-77页 |
| 致谢 | 第77-78页 |
